reducer.lhs

   1 \section{Real Hardware Designs}
   2 \frame{
   3 \frametitle{Beyond trivial designs}
   4 \pause
   5 \begin{columns}[l]
   6 \column{0.5\textwidth}
   7 \vspace{-2.4em}
   8 \begin{figure}
   9 \includegraphics<2->[height=6.5cm]{reducer}
  10 \end{figure}
  11 \column{0.5\textwidth}
  12 \begin{itemize}
  13   \item We implemented a reduction circuit in \clash{}\pause
  14   \item Haskell and VHDL simulation match\pause
  15   \item Synthesis completes without errors or warnings\pause
  16   \item Around half the speed of handcoded and optimized VHDL
  17 \end{itemize}
  18 \end{columns}
  19 }\note[itemize]{
  20 \item Toys like the poly cpu one are good to give a quick demo
  21 \item But we used \clash{} to design 'real' hardware
  22 \item Reduction circuit sums the numbers in a row, of different length
  23 \item It uses a pipelined adder: multiple rows in pipeline, rows longer than pipeline
  24 \item We hope you see this is not a trivial problem
  25 \item Nice speed considering we don't optimize for it (only single example!)
  26 }
  27
  28 \begin{frame}[plain]
  29    \vspace{-0.8em}
  30    \begin{figure}
  31       \includegraphics[height=\paperheight]{reducerschematic}
  32     \end{figure}
  33 \end{frame}
  34 \note[itemize]{
  35 \item Big part on the left is the input buffer
  36 \item Big part on the right is the buffer for partially reduced results
  37 \item In the middle is the control logic and the adder pipeline
  38 }