Ignore .swp files.

Add the new HsTools module.

This module provides a number of functions to work with HsExprs, CoreExprs
and various types.

Add the new GhcTools module.

This module provides a number of functions to work with GHC and the Ghc
monad.

Cleanup imports and add a vim modeline.

Make listBind also show the type of the bind.

Derive Show for more types.

In particular, this derives Show for all Outputable types, which requires
some ugly language pragma's (UndecidableTypes...). However, now HsExpr as
well as Type should be decently showable.

Delete unused Parser.hs.

Add a TODO.

Remove a few stale TODOs.

Import the ieee library into the generated types package.

Filter out dots from generated type id's.

Put vhdl_ty in the (new) TypeState Monad.

This ensures that vhdl_ty can create new types when needed.

Output a package containing all type declarations.

Since there is nothing that registers new types yet, this outputs just an
empty session for now.

Add support for builtin functions again.

Redo the global (state) structure of the translator.

This gives the VHDL module its own state and moves the Entity for each
function into that state. The AST.EntityDec and AST.ArchBody are no longer
stored in the state, but simply returned directly.

The State class used is changed from the one from the mtl library to the
one from the transformers library, since that one integrates nicely with
the data-accessors library. This integration (together with the
simplification of the states) pretty much removes the need for all
manually defined accessor function.

This change breaks support for builtin functions (hwxor, hwnot, etc.),
which will be fixed in a subsequent commit. Also, custom types are not
longer output right now, but there is infrastructure in place to do better
type collection.

Rename VHDLState to TranslatorState.

Use Data.Accessor for FuncData.

Data.Accessor allows for (automatically) defining accessor functions for
reading and writing record fields. This is a field test to see if it's
useful.

Remove createArchitecture from the VHDLState Monad.

Remove mkConcSm from the VHDLState monad.

Remove nameFlatFunction from the VHDLState monad.

Make createEntity preserve the Entity on builtin functions.

Add a getFuncMap accessor for VHDLState.

Derive Show for a bunch of types.

Move the Show deriving for Core types to a new CoreShow module.

Remove the dontcare function from Bits.

Remove createEntity from the VHDLState monad.

Remove getDesignFiles from the VHDLState monad.

This also does some related cleanup.

Strip adjacent underscores from VHDLIds.

Provide preliminary support for list types.

Lot's of TODO's are left...

Add some hardware models using vectors (FSVec).

Fix propagateState removing all non-FApp SigDefs.

Map the clk port on stateful function applications.

Don't inline alu.

Remove support for DontCare.

Fill in propagateState.

Remove the now obsolete getOwnStates.

Add some predicates and accessors to FlattenTypes.

Let VHDL use SignalInfo instead of HsFunction for generating states.

This makes sure that any signals that will be marked SigSubState
won't get an extra state variable.

Add initial (dummy) propagateState function.

The propagateState function will propagate the state variables down to
called functions whenever possible. For now, it just leaves functions
unchanged.

Add vim modeline.

Add a is_FApp predicate.

Never inline the half_adder function.

Add StandalonDeriving language option to Pretty.

Don't add duplicate name hints.

Put VHDL files for each design in a separate directory.

Allow for generating VHDL for stateless functions.

Previously, the top level function needed to be stateful always. Now, the
makeVHDL function has a Bool argument to specify statefulness.

Add some newlines in the output.

Make exec have a single binding.

This prevents two separate invocations of register_bank, which leads to
having a separate register bank for reading and writing.

Add a two-port mux hardware model.

Write each VHDL entity to a seperate file.

Let the exec function output something.

Support construction of empty tuples.

Print the list of signals sorted by id.

Also allow uppercase letters and a period in VHDL ids.

Add name hints to various signals generated.

Strip invalid characters from VHDL identifiers.

Use the name hints in signal name construction.

Do the naming of a signal in named function instead of a lambda.

Allow name hints to be set for a signal.

Enable the DontCare value for Bit again.

This is still not completely fool-proof, improvements will follow.

Print the Defs list sorted.

Make register_bank work, with a bunch of changes.

Add special casing for the "fst", "snd", "patError" and "==" functions.

Add literal and equality tests to the SignalExpr type.

Allow data constructors to be used in expression, when they have a
corresponding literal in VHDL.

Allow full expressions to be scrutinized instead of just variables.

Perhaps more...

Let zipValueMapsWith show the trees in the error.

Use tuples instead of a ADT for the register bank state.

We can't translate ADT's yet, but tuples work.

Add space in error message.

Make listBind also show a pretty printed output.

Further reduce main and add a makeVHDL function.

Support multiple alternative case expressions.

Currently, only Bit expressions can be scrutinized.

This also enhances the SigDefs to support expressions (only comparison
with a literal currently) in unconditional definitions.

Add stateful alu (with empty state).

Add a simple four-bit shift register model.

This model is already translatable to VHDL.

Use a different approach for marking SigUses.

This approach iterates the use and signal maps once, instead of twice for
both ports and state.

This also ensures that a signal has at most a single use, a signal is
duplicated otherwise.

This commit makes the dff hardware model synthesize again.

Add setSignalInfo accessor for FlattenState.

Generate VHDL for UncondDefs.

Add a getSignalInfo accessor.

Add a listBind function to show the Core for a bind.

This function is meant to be used from the ghci console.

Split out the large main function a bit.

This greatly reduces the amount of code running inside the Ghc monad.

Remove the DontCare value from the Bit type.

For now this will complicate the translator, so we'll see about DontCare
again when we're ready for it.

Derive and use show instead of ppr to display Exprs.

This shows the actual data structures used in an expression more clearly,
without hiding details like ppr does.

Fix comment indent.

Generalize FApp and CondDef into SigDef and add UncondDef.

Add a type alias StateId for state numbers.

Remove type parameterisation of SignalMap.

Don't generate ports for non-port signals.

This allows an entry in a VHDLSignalmap to be empty, which allows for
arguments and results that do not expand into a port, such as state.

Generate VHDL signals for internal signals and state.

Add predicates for SigUse.

Mark all signals as ports or states when appropriate.

Additionally, this differentiates between input and output ports and old
and new state.

Always import IEEE.std_logic_1164 in the generated VHDL.

Move the DesignFile creation to VHDL.

Add clk port on any stateful entity.

Create state procs for state signals.

Mark port signals as such during flattening.

Improve the pretty output of the signal list.

Make the pretty output more pretty.

This prevents an unwanted wrap in the output.

Reduce genSignals to a single line using Traversable.

Store a use for each signal in a flattened function.

This allows us to differentiate between ports, signals and states more
easily (which is already possible but not so easy right now) and allows
us to differentiate between own state and substate later on.

Currently, all signals are marked as SigInternal.

Add port maps to component instantiations.

Make application names unique.

Add Entities for builtin functions.

Let mkCompInsSm look up the actual VHDL entity id.

Previously, it would always instantiate "foo". This also adds another
entity id field to the "Entity" type, since builtin function don't have a
VHDL EntityDec, but do need an id.

Put mkCompInsSm in the VHDLState monad.