Let exprToVar give a useful error message.

Use tcSplitSigmaTy for getting at value arguments.

Previously, some handcoded filters with isValArg and isDictId were used,
which were not so robust.

Add is_simple predicate for applications and vars.

Add function-typed argument extraction transform.

This transform creates new functions for any function-typed argument to a
builtin function.

Add has_free_vars predicate.

Remove TODO that was already solved.

Merge git://github.com/darchon/clash into cλash

Disabled foldr generation again, it should either be updated to the
shorter form from my last commits, but preferably foldl should be
abstracted to handle both.

* git://github.com/darchon/clash:
  Added builtin function foldr
  Foldl correctly handles empty vectors

Conflicts:
Generate.hs
GlobalNameTable.hs

Add a anyset operation to HighOrdAlu, using foldl.

Re-enable and clean up the foldl generation.

This makes it use genApplication, meaning builtins can now also be folded.

Remove the function wrapper hack from HighOrdAlu.

Compile the alu now gives a nice design with a four bit inverter, four bit
and gate and a multiplexer!

Use genApplication in genMap and genZipWith.

This no longer limits these functions to component instantiations, but
also allows builtin functions to be called.

Remove the unused Maybe typing in Entity ports.

Add mkIndexedName utility function.

Restructure a lot of VHDL generating code.

In particular:
 * The globalNameTable was moved into Generate.
 * A large part of mkConcSm was moved into Generate.
 * A BuiltinBuilder now accepts Either CoreBndr VHDLName and
   [Either CoreExpr AST.Expr], so we can reuse them even when we no longer
   have a CoreBndrs (this does not happen yet, though).

Added builtin function foldr

Foldl correctly handles empty vectors

Merge branch 'cλash' of http://git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Unify all BuiltinBuilder functions.
  Give HighOrdAlu an and operation.
  Let tfvec_len and tfvec_elem give a proper error message.
  No longer use a view pattern in HsTools.

Conflicts:
Generate.hs

Unify all BuiltinBuilder functions.

By create a few wrapper functions, we can still leave the functions mostly
unchanged, but register them all with the same interface in the
GlobalNameTable.

Give HighOrdAlu an and operation.

Let tfvec_len and tfvec_elem give a proper error message.

Cleaned up genFoldlCall.

mkComponentInst now always maps the 'clk' port. You should never map it yourself again

No longer use a view pattern in HsTools.

This prevents GHC from giving an unwarranted warning, due to view pattern
support being incomplete.

Added builtin foldl function

Also use mkVhdlBasicId for length attributes. Attributes can not have slashes

Added zipwithid

Merge branch 'cλash' of http://git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Generate vector functions on demand.

Conflicts:
Generate.hs
GlobalNameTable.hs

Generate vector functions on demand.

Previously, vector functions were generated all at the same time when the
corresponding vector type was generated.

Pulled genZipWithCall into VHDLSession monad

Merge branch 'cλash' of http://git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Put the Builders in the VHDLSession.
  Remove the globalNameTable from the VHDLState.
  Swap the VHDLState and VHDLSession type names.

Added builtin zipwith function

Put the Builders in the VHDLSession.

Remove the globalNameTable from the VHDLState.

The globalNameTable is never modified, so it can just be referenced
directly. Additionally, having it in the VHDLSession prevents us from
putting the Builder type in the VHDLSession Monad.

Builtin function 'empty' now returns a constant empty vector

Swap the VHDLState and VHDLSession type names.

This is more consistent with the TransformSession/State and allows for
stacking monad transformers on top of the VHDLState later on.

Clean up the code a bit more.

This removes some unused parts, makes some naming a bit more consistent
and moves some code around.

Additionally, this disables vector function generating for now, since that
would create a dependency loop. Next up is changing the structure of that.

Always use everything declared in VHDL work library

Started cleanup of VHDL.hs and some builtin funcs now expect CoreBndrs instead of VHDLIds

VHDL.hs now only deals with functions that use the VHDLState Monad
All the other (helper) functions are now moved to VHDLTools.hs

Commented functions in VHDL.hs that relied on Flatfunctions. They
are ready for either removal, or should be updated to use Core
types.

Merge branch 'cλash' of http://git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Add a hardware module for a generalized Alu.
  Make mkConcSm support a = b style bindings.
  Make appsimpl also simplify dataconstructors.
  Make subeverywhere support NonRec Lets.

Add a hardware module for a generalized Alu.

Make mkConcSm support a = b style bindings.

This is meant to provide support for assigning a dataconstructor to a
signal (though it will also work for other signals).

Make appsimpl also simplify dataconstructors.

These were previously left alone, since they were considered already
simple (they're simple variable references). However, a dataconstructor
can be translated to a VHDL expression, which can be assigned to a signal,
but not used in the port map of an component instantiation.

Also prevent letremovetop from inlining the datacon again.

Added builtin copy function

Make subeverywhere support NonRec Lets.

Merge branch 'cλash' of http://git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Support turning dataconstructors into VHDL constants.
  Use varToVHDLExpr in mkConcSm.

Map generations always maps clk port

gen function is butt ugly, needs to be fixed

Merge git://github.com/darchon/clash into cλash

* git://github.com/darchon/clash:
  Added singleton
  Almost finished support for 'map'

Conflicts:
VHDL.hs

Support turning dataconstructors into VHDL constants.

Merge branch 'cλash' of http://git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Ignore cast expressions when generating VHDL.
  Add Cast propagation transform.
  Make subeverywhere support Cast expressions.
  Remove a double line introduced a few commits back.
  Make subeverywhere complain for unknown expressions.

Added singleton

Use varToVHDLExpr in mkConcSm.

Previously, this used some custom set of functions. Using varToVHDLExpr
allows us to support constants for datacons later on.

Merge git://github.com/darchon/clash into cλash

* git://github.com/darchon/clash:
  Added builtin function 'empty'

Ignore cast expressions when generating VHDL.

Add Cast propagation transform.

This transform tries to push Casts down into the expression as much as
possible.

Make subeverywhere support Cast expressions.

Remove a double line introduced a few commits back.

This line created some kind of infinite loop.

Make subeverywhere complain for unknown expressions.

Previously, subeverywhere would silently leave it unmodified.

Merge branch 'cλash' of http://git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Do not apply eta expansion to application arguments.

Almost finished support for 'map'

Currently it only supports vectors of lenght 4

Do not apply eta expansion to application arguments.

Doing this can introduce expressions such as:
  map (\x -> foo x) xs
which is of course not really what we want. By limiting eta expansion in
this way, we'll still get it where we really want it: At the top level.

Added builtin function 'empty'

Merge branch 'cλash' of http://git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Always add a clk port map on instantiations.
  Delete all old .vhdl files before writing new ones.
  Prepend "comp_ins_" to component instantiation labels.
  Remove dummy mkConcSm clause for r = r bindings.
  Return multiple statements instead of a block.
  Let mkConcSm return a list of ConcSms.

Added +> function, started on map

Merge git://github.com/darchon/clash into cλash

* git://github.com/darchon/clash:
  Added support for empty TFVec's, Added Some more builtin functions

Always add a clk port map on instantiations.

This changes make the translator generate synthesizable VHDL again.

Delete all old .vhdl files before writing new ones.

Merge branch 'cλash' of http://git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Don't generate a signal for the output port.
  Perform subsititutions one after another.

Added support for empty TFVec's, Added Some more builtin functions

Prepend "comp_ins_" to component instantiation labels.

This should ensure that these labels are fairly unique (no guarantees yet,
though).

Remove dummy mkConcSm clause for r = r bindings.

These bindings are generated by GHC, but are now removed by normalization
as they are not part of the normal form.

Return multiple statements instead of a block.

The AST had some troubles outputting a block statement with no ports, so
we'll just drop the block now that mkConcSm can return multiple
statements.

Let mkConcSm return a list of ConcSms.

This will allow a single binding result in multiple concurrent
statements (or none), without resorting to a block statement.

Don't generate a signal for the output port.

Perform subsititutions one after another.

Previously, multiple substitutions would be done in a single run of
substExpr, but that did not properly handle the case where one of the
to-be-substituted values appears in the to-be-substituted values. For
example, when performing the substitution [(a, b), (b, c)] on the
expression a, we would get b (while we want to get c).

Updated support for RangedWords, Requires new branch of ForSyDe

Merge branch 'cλash' of http://git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Append the Unique to generated VHDL entity id's.
  Generate the VHDLId of an entity in a single place.
  Remove the old builtin function support.
  Add error message to mkConcSm for unsupported expressions.
  Fix definition of hwor builtin operator.

Append the Unique to generated VHDL entity id's.

Generate the VHDLId of an entity in a single place.

Additionally, make the SignatureMap indexed by CoreBndr instead of String.
This was previously not possible, because the builtin function also needed
to be in the signature map. This is no longer the case.

Remove the old builtin function support.

Its now replaced by a new structure, no longer needing external VHDL
files.

Filter non-value variables for built-in functions

Merge git://github.com/darchon/clash into cλash

Add error message to mkConcSm for unsupported expressions.

Previously, there was only a cryptic message from ghc, now it also
mentions the unsupported expression.

Merge branch 'cλash' of http://git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Check parameter counts in mkConcSm instead of the actual generate functions.
  Make the hw functions builtin operators instead of components.
  Fix typo.

Added support for vectors with arbitrary element types

Fix definition of hwor builtin operator.

Check parameter counts in mkConcSm instead of the actual generate functions.

Make the hw functions builtin operators instead of components.

Fix typo.

Added subtype declarations to TypeMap, removed SubtypeMap.

Merge branch 'cλash' of http://git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project: (32 commits)
  Support application of dataconstructors.
  Make mkAssign support assigning to a VHDLName as well.
  Split off record field selection AST construction.
  Only try to generate builtin functions for global binders.
  Never try to normalize global binders.
  Split off assignment generating code.
  Support single-alt selector case expressions.
  Add pprString convenience method.
  Support single-constructor algebraic types.
  Move type registration out of construct_vhdl_ty.
  Split off the VHDL type generating code.
  Actually use the introduced let from a few commits back...
  Error out when normalizing polymorphic functions.
  Add an empty let before starting normalization.
  Add and use a mkFunction utility function.
  Make beta reduction of Case expressions work for type arguments.
  Add function propagation transform.
  Improve debug output timing.
  Don't propagate types with free tyvars.
  Add is_applicable predicate.
  ...

Conflicts:
VHDL.hs

Support application of dataconstructors.

This allows one to create algebraic datatypes (and thus, tuples).

Make mkAssign support assigning to a VHDLName as well.

Previously, assignments could only have a CoreBndr as destination.

Split off record field selection AST construction.

Only try to generate builtin functions for global binders.

Since builtin functions will always come from elsewhere, these will
always be global. Functions for which we can generate components, on the
other hand, will always be local.

Never try to normalize global binders.

These should mostly (always?) be functions imported from elsewhere (for
which we won't have a value) or dataconstructors.

Split off assignment generating code.

Previously, there was some duplicate AST building code for assignments in
mkConcSm. This is not split of into mkAssign, mkUncondAssign and
mkCondAssign.

Merge branch 'cλash' of http://git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Recursively normalize binds.

Support single-alt selector case expressions.

Add pprString convenience method.

This method can convert any Outputable to a string.

Support single-constructor algebraic types.

These will generate a VHDL record, with one field for each argument.

Move type registration out of construct_vhdl_ty.

construct_vhdl_ty now only creates the type and does not register it in
the session. Additionally, we save only the TypeDef in the session instead
of the TypeDec, since the latter contains the VHDLId which we also store
separately. This means we'll create the TypeDecs later, when outputint the
types VHDL package.

Split off the VHDL type generating code.

Previously, the vhdl_ty function did builtin type lookups, cached custom
types and creating new custom types. Now, the latter is moved into the new
function create_vhdl_ty.

Actually use the introduced let from a few commits back...