VHDLTypes.hs

   1 --
   2 -- Some types used by the VHDL module.
   3 --
   4 {-# LANGUAGE TemplateHaskell #-}
   5 module VHDLTypes where
   6
   7 -- Standard imports
   8 import qualified Control.Monad.Trans.State as State
   9 import qualified Data.Map as Map
  10 import Data.Accessor
  11 import qualified Data.Accessor.Template
  12
  13 -- GHC API imports
  14 import qualified Type
  15
  16 -- ForSyDe imports
  17 import qualified ForSyDe.Backend.VHDL.AST as AST
  18
  19 -- Local imports
  20 import FlattenTypes
  21 import HsValueMap
  22
  23 type VHDLSignalMapElement = (Maybe (AST.VHDLId, AST.TypeMark))
  24 -- | A mapping from a haskell structure to the corresponding VHDL port
  25 --   signature, or Nothing for values that do not translate to a port.
  26 type VHDLSignalMap = HsValueMap VHDLSignalMapElement
  27
  28 -- A description of a VHDL entity. Contains both the entity itself as well as
  29 -- info on how to map a haskell value (argument / result) on to the entity's
  30 -- ports.
  31 data Entity = Entity {
  32   ent_id     :: AST.VHDLId,           -- The id of the entity
  33   ent_args   :: [VHDLSignalMap],      -- A mapping of each function argument to port names
  34   ent_res    :: VHDLSignalMap         -- A mapping of the function result to port names
  35 } deriving (Show);
  36
  37 -- A orderable equivalent of CoreSyn's Type for use as a map key
  38 newtype OrdType = OrdType { getType :: Type.Type }
  39 instance Eq OrdType where
  40   (OrdType a) == (OrdType b) = Type.tcEqType a b
  41 instance Ord OrdType where
  42   compare (OrdType a) (OrdType b) = Type.tcCmpType a b
  43
  44 -- A map of a Core type to the corresponding type name
  45 type TypeMap = Map.Map OrdType (AST.VHDLId, AST.TypeDec)
  46
  47 -- A map of a Haskell function to a hardware signature
  48 type SignatureMap = Map.Map HsFunction Entity
  49
  50 data VHDLSession = VHDLSession {
  51   -- | A map of Core type -> VHDL Type
  52   vsTypes_ :: TypeMap,
  53   -- | A map of HsFunction -> hardware signature (entity name, port names,
  54   --   etc.)
  55   vsSignatures_ :: SignatureMap
  56 }
  57
  58 -- Derive accessors
  59 $( Data.Accessor.Template.deriveAccessors ''VHDLSession )
  60
  61 -- | The state containing a VHDL Session
  62 type VHDLState = State.State VHDLSession
  63
  64 -- | A substate containing just the types
  65 type TypeState = State.State TypeMap
  66
  67 -- vim: set ts=8 sw=2 sts=2 expandtab: