VHDLTypes.hs

   1 --
   2 -- Some types used by the VHDL module.
   3 --
   4 module VHDLTypes where
   5
   6 import qualified ForSyDe.Backend.VHDL.AST as AST
   7
   8 import FlattenTypes
   9
  10 -- | A mapping from a haskell structure to the corresponding VHDL port
  11 --   signature, or Nothing for values that do not translate to a port.
  12 type VHDLSignalMap = SignalMap (Maybe (AST.VHDLId, AST.TypeMark))
  13
  14 -- A description of a VHDL entity. Contains both the entity itself as well as
  15 -- info on how to map a haskell value (argument / result) on to the entity's
  16 -- ports.
  17 data Entity = Entity {
  18   ent_id     :: AST.VHDLId,           -- The id of the entity
  19   ent_args   :: [VHDLSignalMap],      -- A mapping of each function argument to port names
  20   ent_res    :: VHDLSignalMap,        -- A mapping of the function result to port names
  21   ent_decl   :: Maybe AST.EntityDec   -- The actual entity declaration. Can be empty for builtin functions.
  22 }