VHDL.hs

   1 --
   2 -- Functions to generate VHDL from FlatFunctions
   3 --
   4 module VHDL where
   5
   6 -- Standard modules
   7 import qualified Data.Foldable as Foldable
   8 import qualified Data.List as List
   9 import qualified Data.Map as Map
  10 import qualified Maybe
  11 import qualified Control.Monad as Monad
  12 import qualified Control.Arrow as Arrow
  13 import qualified Control.Monad.Trans.State as State
  14 import qualified Data.Traversable as Traversable
  15 import qualified Data.Monoid as Monoid
  16 import Data.Accessor
  17 import qualified Data.Accessor.MonadState as MonadState
  18 import Text.Regex.Posix
  19 import Debug.Trace
  20
  21 -- ForSyDe
  22 import qualified ForSyDe.Backend.VHDL.AST as AST
  23
  24 -- GHC API
  25 import CoreSyn
  26 import qualified Type
  27 import qualified Name
  28 import qualified OccName
  29 import qualified Var
  30 import qualified Id
  31 import qualified IdInfo
  32 import qualified TyCon
  33 import qualified TcType
  34 import qualified DataCon
  35 import qualified CoreSubst
  36 import qualified CoreUtils
  37 import Outputable ( showSDoc, ppr )
  38
  39 -- Local imports
  40 import VHDLTypes
  41 import Flatten
  42 import FlattenTypes
  43 import TranslatorTypes
  44 import HsValueMap
  45 import Pretty
  46 import CoreTools
  47 import Constants
  48 import Generate
  49 import GlobalNameTable
  50
  51 createDesignFiles ::
  52   [(CoreSyn.CoreBndr, CoreSyn.CoreExpr)]
  53   -> [(AST.VHDLId, AST.DesignFile)]
  54
  55 createDesignFiles binds =
  56   (mkVHDLBasicId "types", AST.DesignFile ieee_context [type_package_dec, type_package_body]) :
  57   map (Arrow.second $ AST.DesignFile full_context) units
  58
  59   where
  60     init_session = VHDLSession Map.empty Map.empty Map.empty Map.empty globalNameTable
  61     (units, final_session) =
  62       State.runState (createLibraryUnits binds) init_session
  63     tyfun_decls = Map.elems (final_session ^.vsTypeFuns)
  64     ty_decls = map mktydecl $ Map.elems (final_session ^. vsTypes)
  65     vec_decls = map (\(v_id, v_def) -> AST.PDITD $ AST.TypeDec v_id v_def) (Map.elems (final_session ^. vsElemTypes))
  66     tfvec_index_decl = AST.PDISD $ AST.SubtypeDec tfvec_indexTM tfvec_index_def
  67     tfvec_range = AST.ConstraintRange $ AST.SubTypeRange (AST.PrimLit "-1") (AST.PrimName $ AST.NAttribute $ AST.AttribName (AST.NSimple integerTM) highId Nothing)
  68     tfvec_index_def = AST.SubtypeIn integerTM (Just tfvec_range)
  69     ieee_context = [
  70         AST.Library $ mkVHDLBasicId "IEEE",
  71         mkUseAll ["IEEE", "std_logic_1164"],
  72         mkUseAll ["IEEE", "numeric_std"]
  73       ]
  74     full_context =
  75       mkUseAll ["work", "types"]
  76       : ieee_context
  77     type_package_dec = AST.LUPackageDec $ AST.PackageDec (mkVHDLBasicId "types") ([tfvec_index_decl] ++ vec_decls ++ ty_decls ++ subProgSpecs)
  78     type_package_body = AST.LUPackageBody $ AST.PackageBody typesId (concat tyfun_decls)
  79     subProgSpecs = concat (map subProgSpec tyfun_decls)
  80     subProgSpec = map (\(AST.SubProgBody spec _ _) -> AST.PDISS spec)
  81     mktydecl :: (AST.VHDLId, Either AST.TypeDef AST.SubtypeIn) -> AST.PackageDecItem
  82     mktydecl (ty_id, Left ty_def) = AST.PDITD $ AST.TypeDec ty_id ty_def
  83     mktydecl (ty_id, Right ty_def) = AST.PDISD $ AST.SubtypeDec ty_id ty_def
  84
  85 -- Create a use foo.bar.all statement. Takes a list of components in the used
  86 -- name. Must contain at least two components
  87 mkUseAll :: [String] -> AST.ContextItem
  88 mkUseAll ss =
  89   AST.Use $ from AST.:.: AST.All
  90   where
  91     base_prefix = (AST.NSimple $ mkVHDLBasicId $ head ss)
  92     from = foldl select base_prefix (tail ss)
  93     select prefix s = AST.NSelected $ prefix AST.:.: (AST.SSimple $ mkVHDLBasicId s)
  94
  95 createLibraryUnits ::
  96   [(CoreSyn.CoreBndr, CoreSyn.CoreExpr)]
  97   -> VHDLState [(AST.VHDLId, [AST.LibraryUnit])]
  98
  99 createLibraryUnits binds = do
 100   entities <- Monad.mapM createEntity binds
 101   archs <- Monad.mapM createArchitecture binds
 102   return $ zipWith
 103     (\ent arch ->
 104       let AST.EntityDec id _ = ent in
 105       (id, [AST.LUEntity ent, AST.LUArch arch])
 106     )
 107     entities archs
 108
 109 -- | Create an entity for a given function
 110 createEntity ::
 111   (CoreSyn.CoreBndr, CoreSyn.CoreExpr) -- | The function
 112   -> VHDLState AST.EntityDec -- | The resulting entity
 113
 114 createEntity (fname, expr) = do
 115       -- Strip off lambda's, these will be arguments
 116       let (args, letexpr) = CoreSyn.collectBinders expr
 117       args' <- Monad.mapM mkMap args
 118       -- There must be a let at top level
 119       let (CoreSyn.Let binds (CoreSyn.Var res)) = letexpr
 120       res' <- mkMap res
 121       let vhdl_id = mkVHDLBasicId $ bndrToString fname ++ "_" ++ varToStringUniq fname
 122       let ent_decl' = createEntityAST vhdl_id args' res'
 123       let AST.EntityDec entity_id _ = ent_decl'
 124       let signature = Entity entity_id args' res'
 125       modA vsSignatures (Map.insert fname signature)
 126       return ent_decl'
 127   where
 128     mkMap ::
 129       --[(SignalId, SignalInfo)]
 130       CoreSyn.CoreBndr
 131       -> VHDLState VHDLSignalMapElement
 132     -- We only need the vsTypes element from the state
 133     mkMap = (\bndr ->
 134       let
 135         --info = Maybe.fromMaybe
 136         --  (error $ "Signal not found in the name map? This should not happen!")
 137         --  (lookup id sigmap)
 138         --  Assume the bndr has a valid VHDL id already
 139         id = bndrToVHDLId bndr
 140         ty = Var.varType bndr
 141       in
 142         if True -- isPortSigUse $ sigUse info
 143           then do
 144             type_mark <- vhdl_ty ty
 145             return $ Just (id, type_mark)
 146           else
 147             return $ Nothing
 148        )
 149
 150   -- | Create the VHDL AST for an entity
 151 createEntityAST ::
 152   AST.VHDLId                   -- | The name of the function
 153   -> [VHDLSignalMapElement]    -- | The entity's arguments
 154   -> VHDLSignalMapElement      -- | The entity's result
 155   -> AST.EntityDec             -- | The entity with the ent_decl filled in as well
 156
 157 createEntityAST vhdl_id args res =
 158   AST.EntityDec vhdl_id ports
 159   where
 160     -- Create a basic Id, since VHDL doesn't grok filenames with extended Ids.
 161     ports = Maybe.catMaybes $
 162               map (mkIfaceSigDec AST.In) args
 163               ++ [mkIfaceSigDec AST.Out res]
 164               ++ [clk_port]
 165     -- Add a clk port if we have state
 166     clk_port = if True -- hasState hsfunc
 167       then
 168         Just $ AST.IfaceSigDec (mkVHDLExtId "clk") AST.In VHDL.std_logic_ty
 169       else
 170         Nothing
 171
 172 -- | Create a port declaration
 173 mkIfaceSigDec ::
 174   AST.Mode                         -- | The mode for the port (In / Out)
 175   -> Maybe (AST.VHDLId, AST.TypeMark)    -- | The id and type for the port
 176   -> Maybe AST.IfaceSigDec               -- | The resulting port declaration
 177
 178 mkIfaceSigDec mode (Just (id, ty)) = Just $ AST.IfaceSigDec id mode ty
 179 mkIfaceSigDec _ Nothing = Nothing
 180
 181 -- | Generate a VHDL entity name for the given hsfunc
 182 mkEntityId hsfunc =
 183   -- TODO: This doesn't work for functions with multiple signatures!
 184   -- Use a Basic Id, since using extended id's for entities throws off
 185   -- precision and causes problems when generating filenames.
 186   mkVHDLBasicId $ hsFuncName hsfunc
 187
 188 -- | Create an architecture for a given function
 189 createArchitecture ::
 190   (CoreSyn.CoreBndr, CoreSyn.CoreExpr) -- ^ The function
 191   -> VHDLState AST.ArchBody -- ^ The architecture for this function
 192
 193 createArchitecture (fname, expr) = do
 194   signaturemap <- getA vsSignatures
 195   let signature = Maybe.fromMaybe
 196         (error $ "Generating architecture for function " ++ (pprString fname) ++ "without signature? This should not happen!")
 197         (Map.lookup fname signaturemap)
 198   let entity_id = ent_id signature
 199   -- Strip off lambda's, these will be arguments
 200   let (args, letexpr) = CoreSyn.collectBinders expr
 201   -- There must be a let at top level
 202   let (CoreSyn.Let (CoreSyn.Rec binds) (Var res)) = letexpr
 203
 204   -- Create signal declarations for all binders in the let expression, except
 205   -- for the output port (that will already have an output port declared in
 206   -- the entity).
 207   sig_dec_maybes <- mapM (mkSigDec' . fst) (filter ((/=res).fst) binds)
 208   let sig_decs = Maybe.catMaybes $ sig_dec_maybes
 209
 210   statementss <- Monad.mapM mkConcSm binds
 211   let statements = concat statementss
 212   return $ AST.ArchBody (mkVHDLBasicId "structural") (AST.NSimple entity_id) (map AST.BDISD sig_decs) (statements ++ procs')
 213   where
 214     procs = map mkStateProcSm [] -- (makeStatePairs flatfunc)
 215     procs' = map AST.CSPSm procs
 216     -- mkSigDec only uses vsTypes from the state
 217     mkSigDec' = mkSigDec
 218
 219 -- | Looks up all pairs of old state, new state signals, together with
 220 --   the state id they represent.
 221 makeStatePairs :: FlatFunction -> [(StateId, SignalInfo, SignalInfo)]
 222 makeStatePairs flatfunc =
 223   [(Maybe.fromJust $ oldStateId $ sigUse old_info, old_info, new_info)
 224     | old_info <- map snd (flat_sigs flatfunc)
 225     , new_info <- map snd (flat_sigs flatfunc)
 226         -- old_info must be an old state (and, because of the next equality,
 227         -- new_info must be a new state).
 228         , Maybe.isJust $ oldStateId $ sigUse old_info
 229         -- And the state numbers must match
 230     , (oldStateId $ sigUse old_info) == (newStateId $ sigUse new_info)]
 231
 232     -- Replace the second tuple element with the corresponding SignalInfo
 233     --args_states = map (Arrow.second $ signalInfo sigs) args
 234 mkStateProcSm :: (StateId, SignalInfo, SignalInfo) -> AST.ProcSm
 235 mkStateProcSm (num, old, new) =
 236   AST.ProcSm label [clk] [statement]
 237   where
 238     label       = mkVHDLExtId $ "state_" ++ (show num)
 239     clk         = mkVHDLExtId "clk"
 240     rising_edge = AST.NSimple $ mkVHDLBasicId "rising_edge"
 241     wform       = AST.Wform [AST.WformElem (AST.PrimName $ AST.NSimple $ getSignalId new) Nothing]
 242     assign      = AST.SigAssign (AST.NSimple $ getSignalId old) wform
 243     rising_edge_clk = AST.PrimFCall $ AST.FCall rising_edge [Nothing AST.:=>: (AST.ADName $ AST.NSimple clk)]
 244     statement   = AST.IfSm rising_edge_clk [assign] [] Nothing
 245
 246 mkSigDec :: CoreSyn.CoreBndr -> VHDLState (Maybe AST.SigDec)
 247 mkSigDec bndr =
 248   if True then do --isInternalSigUse use || isStateSigUse use then do
 249     type_mark <- vhdl_ty $ Var.varType bndr
 250     return $ Just (AST.SigDec (bndrToVHDLId bndr) type_mark Nothing)
 251   else
 252     return Nothing
 253
 254 -- | Creates a VHDL Id from a named SignalInfo. Errors out if the SignalInfo
 255 --   is not named.
 256 getSignalId :: SignalInfo -> AST.VHDLId
 257 getSignalId info =
 258     mkVHDLExtId $ Maybe.fromMaybe
 259       (error $ "Unnamed signal? This should not happen!")
 260       (sigName info)
 261
 262 -- | Transforms a core binding into a VHDL concurrent statement
 263 mkConcSm ::
 264   (CoreSyn.CoreBndr, CoreSyn.CoreExpr) -- ^ The binding to process
 265   -> VHDLState [AST.ConcSm] -- ^ The corresponding VHDL component instantiations.
 266
 267 mkConcSm (bndr, app@(CoreSyn.App _ _))= do
 268   let (CoreSyn.Var f, args) = CoreSyn.collectArgs app
 269   let valargs' = filter isValArg args
 270   let valargs = filter (\(CoreSyn.Var bndr) -> not (Id.isDictId bndr)) valargs'
 271   case Var.globalIdVarDetails f of
 272     IdInfo.DataConWorkId dc ->
 273         -- It's a datacon. Create a record from its arguments.
 274         -- First, filter out type args. TODO: Is this the best way to do this?
 275         -- The types should already have been taken into acocunt when creating
 276         -- the signal, so this should probably work...
 277         --let valargs = filter isValArg args in
 278         if all is_var valargs then do
 279           labels <- getFieldLabels (CoreUtils.exprType app)
 280           return $ zipWith mkassign labels valargs
 281         else
 282           error $ "VHDL.mkConcSm Not in normal form: One ore more complex arguments: " ++ pprString args
 283       where
 284         mkassign :: AST.VHDLId -> CoreExpr -> AST.ConcSm
 285         mkassign label (Var arg) =
 286           let sel_name = mkSelectedName bndr label in
 287           mkUncondAssign (Right sel_name) (varToVHDLExpr arg)
 288     IdInfo.VanillaGlobal -> do
 289       -- It's a global value imported from elsewhere. These can be builtin
 290       -- functions.
 291       funSignatures <- getA vsNameTable
 292       entSignatures <- getA vsSignatures
 293       case (Map.lookup (bndrToString f) funSignatures) of
 294         Just (arg_count, builder) ->
 295           if length valargs == arg_count then
 296             case builder of
 297               Left funBuilder ->
 298                 let
 299                   sigs = map (bndrToString.varBndr) valargs
 300                   sigsNames = map (\signal -> (AST.PrimName (AST.NSimple (mkVHDLExtId signal)))) sigs
 301                   func = funBuilder sigsNames
 302                   src_wform = AST.Wform [AST.WformElem func Nothing]
 303                   dst_name = AST.NSimple (mkVHDLExtId (bndrToString bndr))
 304                   assign = dst_name AST.:<==: (AST.ConWforms [] src_wform Nothing)
 305                 in
 306                   return [AST.CSSASm assign]
 307               Right genBuilder ->
 308                 let
 309                   sigs = map (varBndr) valargs
 310                   signature = Maybe.fromMaybe
 311                     (error $ "Using function '" ++ (bndrToString (head sigs)) ++ "' without signature? This should not happen!")
 312                     (Map.lookup (head sigs) entSignatures)
 313                   arg_name = mkVHDLExtId (bndrToString (last sigs))
 314                   dst_name = mkVHDLExtId (bndrToString bndr)
 315                   genSm = genBuilder 4 signature [arg_name, dst_name]
 316                 in return [AST.CSGSm genSm]
 317           else
 318             error $ "VHDL.mkConcSm Incorrect number of arguments to builtin function: " ++ pprString f ++ " Args: " ++ pprString valargs
 319         Nothing -> error $ "Using function from another module that is not a known builtin: " ++ pprString f
 320     IdInfo.NotGlobalId -> do
 321       signatures <- getA vsSignatures
 322       -- This is a local id, so it should be a function whose definition we
 323       -- have and which can be turned into a component instantiation.
 324       let
 325         signature = Maybe.fromMaybe
 326           (error $ "Using function '" ++ (bndrToString f) ++ "' without signature? This should not happen!")
 327           (Map.lookup f signatures)
 328         entity_id = ent_id signature
 329         label = "comp_ins_" ++ bndrToString bndr
 330         -- Add a clk port if we have state
 331         --clk_port = Maybe.fromJust $ mkAssocElem (Just $ mkVHDLExtId "clk") "clk"
 332         clk_port = Maybe.fromJust $ mkAssocElem (Just $ mkVHDLExtId "clk") "clk"
 333         --portmaps = mkAssocElems sigs args res signature ++ (if hasState hsfunc then [clk_port] else [])
 334         portmaps = clk_port : mkAssocElems args bndr signature
 335         in
 336           return [AST.CSISm $ AST.CompInsSm (mkVHDLExtId label) (AST.IUEntity (AST.NSimple entity_id)) (AST.PMapAspect portmaps)]
 337     details -> error $ "Calling unsupported function " ++ pprString f ++ " with GlobalIdDetails " ++ pprString details
 338
 339 -- A single alt case must be a selector. This means thee scrutinee is a simple
 340 -- variable, the alternative is a dataalt with a single non-wild binder that
 341 -- is also returned.
 342 mkConcSm (bndr, expr@(Case (Var scrut) b ty [alt])) =
 343   case alt of
 344     (DataAlt dc, bndrs, (Var sel_bndr)) -> do
 345       case List.elemIndex sel_bndr bndrs of
 346         Just i -> do
 347           labels <- getFieldLabels (Id.idType scrut)
 348           let label = labels!!i
 349           let sel_name = mkSelectedName scrut label
 350           let sel_expr = AST.PrimName sel_name
 351           return [mkUncondAssign (Left bndr) sel_expr]
 352         Nothing -> error $ "VHDL.mkConcSM Not in normal form: Not a selector case:\n" ++ (pprString expr)
 353
 354     _ -> error $ "VHDL.mkConcSM Not in normal form: Not a selector case:\n" ++ (pprString expr)
 355
 356 -- Multiple case alt are be conditional assignments and have only wild
 357 -- binders in the alts and only variables in the case values and a variable
 358 -- for a scrutinee. We check the constructor of the second alt, since the
 359 -- first is the default case, if there is any.
 360 mkConcSm (bndr, (Case (Var scrut) b ty [(_, _, Var false), (con, _, Var true)])) =
 361   let
 362     cond_expr = (varToVHDLExpr scrut) AST.:=: (conToVHDLExpr con)
 363     true_expr  = (varToVHDLExpr true)
 364     false_expr  = (varToVHDLExpr false)
 365   in
 366     return [mkCondAssign (Left bndr) cond_expr true_expr false_expr]
 367 mkConcSm (_, (Case (Var _) _ _ alts)) = error "VHDL.mkConcSm Not in normal form: Case statement with more than two alternatives"
 368 mkConcSm (_, Case _ _ _ _) = error "VHDL.mkConcSm Not in normal form: Case statement has does not have a simple variable as scrutinee"
 369 mkConcSm (bndr, expr) = error $ "VHDL.mkConcSM Unsupported binding in let expression: " ++ pprString bndr ++ " = " ++ pprString expr
 370
 371 -- Create an unconditional assignment statement
 372 mkUncondAssign ::
 373   Either CoreBndr AST.VHDLName -- ^ The signal to assign to
 374   -> AST.Expr -- ^ The expression to assign
 375   -> AST.ConcSm -- ^ The resulting concurrent statement
 376 mkUncondAssign dst expr = mkAssign dst Nothing expr
 377
 378 -- Create a conditional assignment statement
 379 mkCondAssign ::
 380   Either CoreBndr AST.VHDLName -- ^ The signal to assign to
 381   -> AST.Expr -- ^ The condition
 382   -> AST.Expr -- ^ The value when true
 383   -> AST.Expr -- ^ The value when false
 384   -> AST.ConcSm -- ^ The resulting concurrent statement
 385 mkCondAssign dst cond true false = mkAssign dst (Just (cond, true)) false
 386
 387 -- Create a conditional or unconditional assignment statement
 388 mkAssign ::
 389   Either CoreBndr AST.VHDLName -> -- ^ The signal to assign to
 390   Maybe (AST.Expr , AST.Expr) -> -- ^ Optionally, the condition to test for
 391                                  -- and the value to assign when true.
 392   AST.Expr -> -- ^ The value to assign when false or no condition
 393   AST.ConcSm -- ^ The resulting concurrent statement
 394
 395 mkAssign dst cond false_expr =
 396   let
 397     -- I'm not 100% how this assignment AST works, but this gets us what we
 398     -- want...
 399     whenelse = case cond of
 400       Just (cond_expr, true_expr) ->
 401         let
 402           true_wform = AST.Wform [AST.WformElem true_expr Nothing]
 403         in
 404           [AST.WhenElse true_wform cond_expr]
 405       Nothing -> []
 406     false_wform = AST.Wform [AST.WformElem false_expr Nothing]
 407     dst_name  = case dst of
 408       Left bndr -> AST.NSimple (bndrToVHDLId bndr)
 409       Right name -> name
 410     assign    = dst_name AST.:<==: (AST.ConWforms whenelse false_wform Nothing)
 411   in
 412     AST.CSSASm assign
 413
 414 -- Create a record field selector that selects the given label from the record
 415 -- stored in the given binder.
 416 mkSelectedName :: CoreBndr -> AST.VHDLId -> AST.VHDLName
 417 mkSelectedName bndr label =
 418   let
 419     sel_prefix = AST.NSimple $ bndrToVHDLId bndr
 420     sel_suffix = AST.SSimple $ label
 421   in
 422     AST.NSelected $ sel_prefix AST.:.: sel_suffix
 423
 424 -- Finds the field labels for VHDL type generated for the given Core type,
 425 -- which must result in a record type.
 426 getFieldLabels :: Type.Type -> VHDLState [AST.VHDLId]
 427 getFieldLabels ty = do
 428   -- Ensure that the type is generated (but throw away it's VHDLId)
 429   vhdl_ty ty
 430   -- Get the types map, lookup and unpack the VHDL TypeDef
 431   types <- getA vsTypes
 432   case Map.lookup (OrdType ty) types of
 433     Just (_, Left (AST.TDR (AST.RecordTypeDef elems))) -> return $ map (\(AST.ElementDec id _) -> id) elems
 434     _ -> error $ "VHDL.getFieldLabels Type not found or not a record type? This should not happen! Type: " ++ (show ty)
 435
 436 -- Turn a variable reference into a AST expression
 437 varToVHDLExpr :: Var.Var -> AST.Expr
 438 varToVHDLExpr var = AST.PrimName $ AST.NSimple $ bndrToVHDLId var
 439
 440 -- Turn a constructor into an AST expression. For dataconstructors, this is
 441 -- only the constructor itself, not any arguments it has. Should not be called
 442 -- with a DEFAULT constructor.
 443 conToVHDLExpr :: CoreSyn.AltCon -> AST.Expr
 444 conToVHDLExpr (DataAlt dc) = AST.PrimLit lit
 445   where
 446     tycon = DataCon.dataConTyCon dc
 447     tyname = TyCon.tyConName tycon
 448     dcname = DataCon.dataConName dc
 449     lit = case Name.getOccString tyname of
 450       -- TODO: Do something more robust than string matching
 451       "Bit"      -> case Name.getOccString dcname of "High" -> "'1'"; "Low" -> "'0'"
 452       "Bool" -> case Name.getOccString dcname of "True" -> "true"; "False" -> "false"
 453 conToVHDLExpr (LitAlt _) = error "VHDL.conToVHDLExpr Literals not support in case alternatives yet"
 454 conToVHDLExpr DEFAULT = error "VHDL.conToVHDLExpr DEFAULT alternative should not occur here!"
 455
 456
 457
 458 {-
 459 mkConcSm sigs (UncondDef src dst) _ = do
 460   src_expr <- vhdl_expr src
 461   let src_wform = AST.Wform [AST.WformElem src_expr Nothing]
 462   let dst_name  = AST.NSimple (getSignalId $ signalInfo sigs dst)
 463   let assign    = dst_name AST.:<==: (AST.ConWforms [] src_wform Nothing)
 464   return $ AST.CSSASm assign
 465   where
 466     vhdl_expr (Left id) = return $ mkIdExpr sigs id
 467     vhdl_expr (Right expr) =
 468       case expr of
 469         (EqLit id lit) ->
 470           return $ (mkIdExpr sigs id) AST.:=: (AST.PrimLit lit)
 471         (Literal lit Nothing) ->
 472           return $ AST.PrimLit lit
 473         (Literal lit (Just ty)) -> do
 474           -- Create a cast expression, which is just a function call using the
 475           -- type name as the function name.
 476           let litexpr = AST.PrimLit lit
 477           ty_id <- vhdl_ty ty
 478           let ty_name = AST.NSimple ty_id
 479           let args = [Nothing AST.:=>: (AST.ADExpr litexpr)]
 480           return $ AST.PrimFCall $ AST.FCall ty_name args
 481         (Eq a b) ->
 482          return $  (mkIdExpr sigs a) AST.:=: (mkIdExpr sigs b)
 483
 484 mkConcSm sigs (CondDef cond true false dst) _ =
 485   let
 486     cond_expr  = mkIdExpr sigs cond
 487     true_expr  = mkIdExpr sigs true
 488     false_expr  = mkIdExpr sigs false
 489     false_wform = AST.Wform [AST.WformElem false_expr Nothing]
 490     true_wform = AST.Wform [AST.WformElem true_expr Nothing]
 491     whenelse = AST.WhenElse true_wform cond_expr
 492     dst_name  = AST.NSimple (getSignalId $ signalInfo sigs dst)
 493     assign    = dst_name AST.:<==: (AST.ConWforms [whenelse] false_wform Nothing)
 494   in
 495     return $ AST.CSSASm assign
 496 -}
 497 -- | Turn a SignalId into a VHDL Expr
 498 mkIdExpr :: [(SignalId, SignalInfo)] -> SignalId -> AST.Expr
 499 mkIdExpr sigs id =
 500   let src_name  = AST.NSimple (getSignalId $ signalInfo sigs id) in
 501   AST.PrimName src_name
 502
 503 mkAssocElems ::
 504   [CoreSyn.CoreExpr]            -- | The argument that are applied to function
 505   -> CoreSyn.CoreBndr           -- | The binder in which to store the result
 506   -> Entity                     -- | The entity to map against.
 507   -> [AST.AssocElem]            -- | The resulting port maps
 508
 509 mkAssocElems args res entity =
 510     -- Create the actual AssocElems
 511     Maybe.catMaybes $ zipWith mkAssocElem ports sigs
 512   where
 513     -- Turn the ports and signals from a map into a flat list. This works,
 514     -- since the maps must have an identical form by definition. TODO: Check
 515     -- the similar form?
 516     arg_ports = ent_args entity
 517     res_port  = ent_res entity
 518     -- Extract the id part from the (id, type) tuple
 519     ports     = map (Monad.liftM fst) (res_port : arg_ports)
 520     -- Translate signal numbers into names
 521     sigs      = (bndrToString res : map (bndrToString.varBndr) args)
 522
 523 -- Turns a Var CoreExpr into the Id inside it. Will of course only work for
 524 -- simple Var CoreExprs, not complexer ones.
 525 varBndr :: CoreSyn.CoreExpr -> Var.Id
 526 varBndr (CoreSyn.Var id) = id
 527
 528 -- | Look up a signal in the signal name map
 529 lookupSigName :: [(SignalId, SignalInfo)] -> SignalId -> String
 530 lookupSigName sigs sig = name
 531   where
 532     info = Maybe.fromMaybe
 533       (error $ "Unknown signal " ++ (show sig) ++ " used? This should not happen!")
 534       (lookup sig sigs)
 535     name = Maybe.fromMaybe
 536       (error $ "Unnamed signal " ++ (show sig) ++ " used? This should not happen!")
 537       (sigName info)
 538
 539 -- | Create an VHDL port -> signal association
 540 mkAssocElem :: Maybe AST.VHDLId -> String -> Maybe AST.AssocElem
 541 mkAssocElem (Just port) signal = Just $ Just port AST.:=>: (AST.ADName (AST.NSimple (mkVHDLExtId signal)))
 542 mkAssocElem Nothing _ = Nothing
 543
 544 -- | The VHDL Bit type
 545 bit_ty :: AST.TypeMark
 546 bit_ty = AST.unsafeVHDLBasicId "Bit"
 547
 548 -- | The VHDL Boolean type
 549 bool_ty :: AST.TypeMark
 550 bool_ty = AST.unsafeVHDLBasicId "Boolean"
 551
 552 -- | The VHDL std_logic
 553 std_logic_ty :: AST.TypeMark
 554 std_logic_ty = AST.unsafeVHDLBasicId "std_logic"
 555
 556 -- Translate a Haskell type to a VHDL type
 557 vhdl_ty :: Type.Type -> VHDLState AST.TypeMark
 558 vhdl_ty ty = do
 559   typemap <- getA vsTypes
 560   let builtin_ty = do -- See if this is a tycon and lookup its name
 561         (tycon, args) <- Type.splitTyConApp_maybe ty
 562         let name = Name.getOccString (TyCon.tyConName tycon)
 563         Map.lookup name builtin_types
 564   -- If not a builtin type, try the custom types
 565   let existing_ty = (fmap fst) $ Map.lookup (OrdType ty) typemap
 566   case Monoid.getFirst $ Monoid.mconcat (map Monoid.First [builtin_ty, existing_ty]) of
 567     -- Found a type, return it
 568     Just t -> return t
 569     -- No type yet, try to construct it
 570     Nothing -> do
 571       newty_maybe <- (construct_vhdl_ty ty)
 572       case newty_maybe of
 573         Just (ty_id, ty_def) -> do
 574           -- TODO: Check name uniqueness
 575           modA vsTypes (Map.insert (OrdType ty) (ty_id, ty_def))
 576           return ty_id
 577         Nothing -> error $ "Unsupported Haskell type: " ++ (showSDoc $ ppr ty)
 578
 579 -- Construct a new VHDL type for the given Haskell type.
 580 construct_vhdl_ty :: Type.Type -> VHDLState (Maybe (AST.TypeMark, Either AST.TypeDef AST.SubtypeIn))
 581 construct_vhdl_ty ty = do
 582   case Type.splitTyConApp_maybe ty of
 583     Just (tycon, args) -> do
 584       let name = Name.getOccString (TyCon.tyConName tycon)
 585       case name of
 586         "TFVec" -> do
 587           res <- mk_vector_ty (tfvec_len ty) (tfvec_elem ty)
 588           return $ Just $ (Arrow.second Right) res
 589         -- "SizedWord" -> do
 590         --   res <- mk_vector_ty (sized_word_len ty) ty
 591         --   return $ Just $ (Arrow.second Left) res
 592         "RangedWord" -> do
 593           res <- mk_natural_ty 0 (ranged_word_bound ty)
 594           return $ Just $ (Arrow.second Right) res
 595         -- Create a custom type from this tycon
 596         otherwise -> mk_tycon_ty tycon args
 597     Nothing -> return $ Nothing
 598
 599 -- | Create VHDL type for a custom tycon
 600 mk_tycon_ty :: TyCon.TyCon -> [Type.Type] -> VHDLState (Maybe (AST.TypeMark, Either AST.TypeDef AST.SubtypeIn))
 601 mk_tycon_ty tycon args =
 602   case TyCon.tyConDataCons tycon of
 603     -- Not an algebraic type
 604     [] -> error $ "Only custom algebraic types are supported: " ++  (showSDoc $ ppr tycon)
 605     [dc] -> do
 606       let arg_tys = DataCon.dataConRepArgTys dc
 607       -- TODO: CoreSubst docs say each Subs can be applied only once. Is this a
 608       -- violation? Or does it only mean not to apply it again to the same
 609       -- subject?
 610       let real_arg_tys = map (CoreSubst.substTy subst) arg_tys
 611       elem_tys <- mapM vhdl_ty real_arg_tys
 612       let elems = zipWith AST.ElementDec recordlabels elem_tys
 613       -- For a single construct datatype, build a record with one field for
 614       -- each argument.
 615       -- TODO: Add argument type ids to this, to ensure uniqueness
 616       -- TODO: Special handling for tuples?
 617       let ty_id = mkVHDLExtId $ nameToString (TyCon.tyConName tycon)
 618       let ty_def = AST.TDR $ AST.RecordTypeDef elems
 619       return $ Just (ty_id, Left ty_def)
 620     dcs -> error $ "Only single constructor datatypes supported: " ++  (showSDoc $ ppr tycon)
 621   where
 622     -- Create a subst that instantiates all types passed to the tycon
 623     -- TODO: I'm not 100% sure that this is the right way to do this. It seems
 624     -- to work so far, though..
 625     tyvars = TyCon.tyConTyVars tycon
 626     subst = CoreSubst.extendTvSubstList CoreSubst.emptySubst (zip tyvars args)
 627
 628 -- | Create a VHDL vector type
 629 mk_vector_ty ::
 630   Int -- ^ The length of the vector
 631   -> Type.Type -- ^ The Haskell element type of the Vector
 632   -> VHDLState (AST.TypeMark, AST.SubtypeIn) -- The typemark created.
 633
 634 mk_vector_ty len el_ty = do
 635   elem_types_map <- getA vsElemTypes
 636   el_ty_tm <- vhdl_ty el_ty
 637   let ty_id = mkVHDLExtId $ "vector-"++ (AST.fromVHDLId el_ty_tm) ++ "-0_to_" ++ (show len)
 638   let range = AST.ConstraintIndex $ AST.IndexConstraint [AST.ToRange (AST.PrimLit "0") (AST.PrimLit $ show (len - 1))]
 639   let existing_elem_ty = (fmap fst) $ Map.lookup (OrdType el_ty) elem_types_map
 640   case existing_elem_ty of
 641     Just t -> do
 642       let ty_def = AST.SubtypeIn t (Just range)
 643       return (ty_id, ty_def)
 644     Nothing -> do
 645       let vec_id = mkVHDLExtId $ "vector_" ++ (AST.fromVHDLId el_ty_tm)
 646       let vec_def = AST.TDA $ AST.UnconsArrayDef [tfvec_indexTM] el_ty_tm
 647       modA vsElemTypes (Map.insert (OrdType el_ty) (vec_id, vec_def))
 648       modA vsTypeFuns (Map.insert (OrdType el_ty) (genUnconsVectorFuns el_ty_tm vec_id))
 649       let ty_def = AST.SubtypeIn vec_id (Just range)
 650       return (ty_id, ty_def)
 651
 652 mk_natural_ty ::
 653   Int -- ^ The minimum bound (> 0)
 654   -> Int -- ^ The maximum bound (> minimum bound)
 655   -> VHDLState (AST.TypeMark, AST.SubtypeIn) -- The typemark created.
 656 mk_natural_ty min_bound max_bound = do
 657   let ty_id = mkVHDLExtId $ "nat_" ++ (show min_bound) ++ "_to_" ++ (show max_bound)
 658   let range = AST.ConstraintRange $ AST.SubTypeRange (AST.PrimLit $ (show min_bound)) (AST.PrimLit $ (show max_bound))
 659   let ty_def = AST.SubtypeIn naturalTM (Just range)
 660   return (ty_id, ty_def)
 661
 662 builtin_types =
 663   Map.fromList [
 664     ("Bit", std_logic_ty),
 665     ("Bool", bool_ty) -- TysWiredIn.boolTy
 666   ]
 667
 668 -- Shortcut for
 669 -- Can only contain alphanumerics and underscores. The supplied string must be
 670 -- a valid basic id, otherwise an error value is returned. This function is
 671 -- not meant to be passed identifiers from a source file, use mkVHDLExtId for
 672 -- that.
 673 mkVHDLBasicId :: String -> AST.VHDLId
 674 mkVHDLBasicId s =
 675   AST.unsafeVHDLBasicId $ (strip_multiscore . strip_leading . strip_invalid) s
 676   where
 677     -- Strip invalid characters.
 678     strip_invalid = filter (`elem` ['A'..'Z'] ++ ['a'..'z'] ++ ['0'..'9'] ++ "_.")
 679     -- Strip leading numbers and underscores
 680     strip_leading = dropWhile (`elem` ['0'..'9'] ++ "_")
 681     -- Strip multiple adjacent underscores
 682     strip_multiscore = concat . map (\cs ->
 683         case cs of
 684           ('_':_) -> "_"
 685           _ -> cs
 686       ) . List.group
 687
 688 -- Shortcut for Extended VHDL Id's. These Id's can contain a lot more
 689 -- different characters than basic ids, but can never be used to refer to
 690 -- basic ids.
 691 -- Use extended Ids for any values that are taken from the source file.
 692 mkVHDLExtId :: String -> AST.VHDLId
 693 mkVHDLExtId s =
 694   AST.unsafeVHDLExtId $ strip_invalid s
 695   where
 696     -- Allowed characters, taken from ForSyde's mkVHDLExtId
 697     allowed = ['A'..'Z'] ++ ['a'..'z'] ++ ['0'..'9'] ++ " \"#&\\'()*+,./:;<=>_|!$%@?[]^`{}~-"
 698     strip_invalid = filter (`elem` allowed)
 699
 700 -- Creates a VHDL Id from a binder
 701 bndrToVHDLId ::
 702   CoreSyn.CoreBndr
 703   -> AST.VHDLId
 704
 705 bndrToVHDLId = mkVHDLExtId . OccName.occNameString . Name.nameOccName . Var.varName
 706
 707 -- Extracts the binder name as a String
 708 bndrToString ::
 709   CoreSyn.CoreBndr
 710   -> String
 711 bndrToString = OccName.occNameString . Name.nameOccName . Var.varName
 712
 713 -- Get the string version a Var's unique
 714 varToStringUniq = show . Var.varUnique
 715
 716 -- Extracts the string version of the name
 717 nameToString :: Name.Name -> String
 718 nameToString = OccName.occNameString . Name.nameOccName
 719
 720 recordlabels = map (\c -> mkVHDLBasicId [c]) ['A'..'Z']
 721
 722 -- | Map a port specification of a builtin function to a VHDL Signal to put in
 723 --   a VHDLSignalMap
 724 toVHDLSignalMapElement :: (String, AST.TypeMark) -> VHDLSignalMapElement
 725 toVHDLSignalMapElement (name, ty) = Just (mkVHDLBasicId name, ty)