Alu.hs

   1 module Alu  where
   2 import Bits
   3 import qualified Sim
   4 import Data.SizedWord
   5 import Types
   6
   7 main = Sim.simulate exec program initial_state
   8 mainIO = Sim.simulateIO exec initial_state
   9
  10 dontcare = Low
  11
  12 program = [
  13             -- (addr, we, op)
  14             (High, Low, High), -- z = r1 and t (0) ; t = r1 (1)
  15             (Low, Low, Low), -- z = r0 or t (1); t = r0 (0)
  16             (Low, High, dontcare), -- r0 = z (1)
  17             (High, Low, High), -- z = r1 and t (0); t = r1 (1)
  18             (High, High, dontcare) -- r1 = z (0)
  19           ]
  20
  21 --initial_state = (Regs Low High, Low, Low)
  22 initial_state = ((0, 1), 0, 0)
  23
  24 type Word = SizedWord D4
  25 -- Register bank
  26 type RegAddr = Bit
  27 type RegisterBankState = (Word, Word)
  28 --data RegisterBankState = Regs { r0, r1 :: Bit} deriving (Show)
  29
  30 register_bank ::
  31   (RegAddr, Bit, Word) -> -- (addr, we, d)
  32   RegisterBankState -> -- s
  33   (RegisterBankState, Word) -- (s', o)
  34
  35 register_bank (Low, Low, _) s = -- Read r0
  36   --(s, r0 s)
  37   (s, fst s)
  38
  39 register_bank (High, Low, _) s = -- Read r1
  40   --(s, r1 s)
  41   (s, snd s)
  42
  43 register_bank (addr, High, d) s = -- Write
  44   (s', 0)
  45   where
  46     --Regs r0 r1 = s
  47     (r0, r1) = s
  48     r0' = case addr of Low -> d; High -> r0
  49     r1' = case addr of High -> d; Low -> r1
  50     --s' = Regs r0' r1'
  51     s' = (r0', r1')
  52
  53 -- ALU
  54
  55 type AluOp = Bit
  56
  57 alu :: AluOp -> Word -> Word -> Word
  58 {-# NOINLINE alu #-}
  59 --alu High a b = a `hwand` b
  60 --alu Low a b = a `hwor` b
  61 alu High a b = a + b
  62 alu Low a b = a - b
  63
  64 type ExecState = (RegisterBankState, Word, Word)
  65 exec :: (RegAddr, Bit, AluOp) -> ExecState -> (ExecState, Word)
  66
  67 -- Read & Exec
  68 exec (addr, we, op) s =
  69   (s', z')
  70   where
  71     (reg_s, t, z) = s
  72     (reg_s', t') = register_bank (addr, we, z) reg_s
  73     z' = alu op t' t
  74     s' = (reg_s', t', z')
  75
  76 -- vim: set ts=8 sw=2 sts=2 expandtab: