Alu.hs

   1 module Alu  where
   2 import Bits
   3 import qualified Sim
   4
   5 main = Sim.simulate exec program initial_state
   6 mainIO = Sim.simulateIO exec initial_state
   7
   8 dontcare = Low
   9
  10 program = [
  11             -- (addr, we, op)
  12             (High, Low, High), -- z = r1 and t (0) ; t = r1 (1)
  13             (Low, Low, Low), -- z = r0 or t (1); t = r0 (0)
  14             (Low, High, dontcare), -- r0 = z (1)
  15             (High, Low, High), -- z = r1 and t (0); t = r1 (1)
  16             (High, High, dontcare) -- r1 = z (0)
  17           ]
  18
  19 --initial_state = (Regs Low High, Low, Low)
  20 initial_state = ((Low, High), Low, Low)
  21
  22 -- Register bank
  23
  24 type RegAddr = Bit
  25 type RegisterBankState = (Bit, Bit)
  26 --data RegisterBankState = Regs { r0, r1 :: Bit} deriving (Show)
  27
  28 register_bank ::
  29   (RegAddr, Bit, Bit) -> -- (addr, we, d)
  30   RegisterBankState -> -- s
  31   (RegisterBankState, Bit) -- (s', o)
  32
  33 register_bank (Low, Low, _) s = -- Read r0
  34   --(s, r0 s)
  35   (s, fst s)
  36
  37 register_bank (High, Low, _) s = -- Read r1
  38   --(s, r1 s)
  39   (s, snd s)
  40
  41 register_bank (addr, High, d) s = -- Write
  42   (s', dontcare)
  43   where
  44     --Regs r0 r1 = s
  45     (r0, r1) = s
  46     r0' = case addr of Low -> d; High -> r0
  47     r1' = case addr of High -> d; Low -> r1
  48     --s' = Regs r0' r1'
  49     s' = (r0', r1')
  50
  51 -- ALU
  52
  53 type AluOp = Bit
  54
  55 alu :: AluOp -> Bit -> Bit -> Bit
  56 alu High a b = a `hwand` b
  57 alu Low a b = a `hwor` b
  58
  59 type ExecState = (RegisterBankState, Bit, Bit)
  60 exec :: (RegAddr, Bit, AluOp) -> ExecState -> (ExecState, (Bit))
  61
  62 -- Read & Exec
  63 exec (addr, we, op) s =
  64   (s', z')
  65   where
  66     (reg_s, t, z) = s
  67     (reg_s', t') = register_bank (addr, we, z) reg_s
  68     z' = alu op t' t
  69     s' = (reg_s', t', z')
  70
  71 -- vim: set ts=8 sw=2 sts=2 expandtab: