Started adding numeric operations

Caching converted tfp integers to speedup translation

Updated cabal file to reflect change in TFVec, and the need for the filepath library

Merge branch 'cλash' of git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Let inlinefun inline everything non-representable.
  Unify typeprop and funprop into argprop.
  Extract only representable arguments.
  Add predicates for testing representability of types.

Made Bit an instance of Lift so it can be used in vectorTH

vectorTH works now, but you will need the latest version of TFVec

Let inlinefun inline everything non-representable.

This changes its name to inlinenonrep and makes it inline everything that
is not representable (which helps in particular for dictionary
construction expressions...).

I've not yet changed the conditions in various other transforms, so if
something silly would happen like having a dictionary as the value or
scrutinee of a case of let expression, things might go into an infinite
loop.

Also, since HTypes are generated very often now, things are really
starting to slow down...

Unify typeprop and funprop into argprop.

This also generalizes the conditions a bit by propagating anything that is
not representable.

Extract only representable arguments.

Previously, anything but types and functions was extracted. This
definition is slightly more general, but it should not matter for the
programs we work with.

Add predicates for testing representability of types.

These predicates try to build a VHDL type from a Core Type, to see if it
will be representable in hardware.

Let mkHType also return errors using Either.

Merge git://github.com/darchon/clash into cλash

* git://github.com/darchon/clash:
  Keys for typemap can now deal with vector lengths based on type operators

Conflicts:
Generate.hs
VHDLTools.hs

Put a TypeState in TransformState.

This will allow transforms to test if a Type is representable in VHDL.

Split off the type related VHDLState variables.

These are now put in a substate of VHDLState, named TypeState. This allows
a TypeState to be put into TransformState later on as well.

Make vhdl_ty and friends return errors with Either.

Previously, error messages were passed forward. However, this does not
allow a type lookup to gracefully fail, which will be needed for
normalization soon. Now, error messages are returned using an Either
value, so they can be ignored at top level if needed.

Keys for typemap can now deal with vector lengths based on type operators

Implementation is very slow, evalCoreExpr has to be run every time we
lookup and insert a new vector.

Stop extracting dataconstructor arguments.

Previously, dataconstructor arguments that had no arguments themselves
(eg. False, or High), would be extracted from an argument list, even
though they were just simple variable references. Since such a datacon can
be translated to a VHDL literal and VHDL supports mapping expressions (at
least constant expressions) to a port, there is no need for extraction
anymore.

Merge git://github.com/darchon/clash into cλash

* git://github.com/darchon/clash:
  We now output VHDL types in the correct order
  Removed the need for a special vector-type map.
  Added builtin functions: concat, reverse, iterate, iteraten, generate and generaten

We now output VHDL types in the correct order

Removed the need for a special vector-type map.

Vector types are stripped of their length and then used as key.
Note that is of course an invalid haskell type, and is only meant
for internal use.

Add TODO regarding removal of is_wild.

Added builtin functions: concat, reverse, iterate, iteraten, generate and generaten

Added builtin functions shiftl, shiftr, null, rotl, rotr

Updated all error messages to include modulename and function name

Added support for copyn and copy

Merge branch 'cλash' of git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Make genMap support mapping applications.
  Allow arguments to builtins to be applications.

Added "lengthT"

Merge git://github.com/darchon/clash into cλash

* git://github.com/darchon/clash:
  Added unzip
  Added "zip" function
  Added <+ and ++ operations
  Added support for instances of tfp integer, but poorly...
  Added select builtin
  Parameterized fold, so that it can be used for foldl and foldr

Make genMap support mapping applications.

This is a companion commit to the previous one, to handle the changes in
normal form introduced there. This only works for map so far, the other
higher order functions will be changed later.

Allow arguments to builtins to be applications.

This allows things like "map (hwand Low) as" or even "map (hwand x) as" in
normal form. Previously, the "hwand Low" part would be put into its own
function, but that could only work when mapping expression without free
variables.

Added unzip

Added typenames to typlerecordname to make unique id's

Added "zip" function

Added <+ and ++ operations

Added support for instances of tfp integer, but poorly...
They are always used as 'structural' parameters for functions
and as such should not be turned in to ports when these
arguments are applied.

Merge branch 'cλash' of git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Let exprToVar give a useful error message.
  Use tcSplitSigmaTy for getting at value arguments.
  Add is_simple predicate for applications and vars.
  Add function-typed argument extraction transform.
  Add has_free_vars predicate.
  Remove TODO that was already solved.

Added select builtin

Let exprToVar give a useful error message.

Use tcSplitSigmaTy for getting at value arguments.

Previously, some handcoded filters with isValArg and isDictId were used,
which were not so robust.

Add is_simple predicate for applications and vars.

Parameterized fold, so that it can be used for foldl and foldr

Add function-typed argument extraction transform.

This transform creates new functions for any function-typed argument to a
builtin function.

Add has_free_vars predicate.

Remove TODO that was already solved.

Merge git://github.com/darchon/clash into cλash

Disabled foldr generation again, it should either be updated to the
shorter form from my last commits, but preferably foldl should be
abstracted to handle both.

* git://github.com/darchon/clash:
  Added builtin function foldr
  Foldl correctly handles empty vectors

Conflicts:
Generate.hs
GlobalNameTable.hs

Add a anyset operation to HighOrdAlu, using foldl.

Re-enable and clean up the foldl generation.

This makes it use genApplication, meaning builtins can now also be folded.

Remove the function wrapper hack from HighOrdAlu.

Compile the alu now gives a nice design with a four bit inverter, four bit
and gate and a multiplexer!

Use genApplication in genMap and genZipWith.

This no longer limits these functions to component instantiations, but
also allows builtin functions to be called.

Remove the unused Maybe typing in Entity ports.

Add mkIndexedName utility function.

Restructure a lot of VHDL generating code.

In particular:
 * The globalNameTable was moved into Generate.
 * A large part of mkConcSm was moved into Generate.
 * A BuiltinBuilder now accepts Either CoreBndr VHDLName and
   [Either CoreExpr AST.Expr], so we can reuse them even when we no longer
   have a CoreBndrs (this does not happen yet, though).

Added builtin function foldr

Foldl correctly handles empty vectors

Merge branch 'cλash' of git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Unify all BuiltinBuilder functions.
  Give HighOrdAlu an and operation.
  Let tfvec_len and tfvec_elem give a proper error message.
  No longer use a view pattern in HsTools.

Conflicts:
Generate.hs

Unify all BuiltinBuilder functions.

By create a few wrapper functions, we can still leave the functions mostly
unchanged, but register them all with the same interface in the
GlobalNameTable.

Give HighOrdAlu an and operation.

Let tfvec_len and tfvec_elem give a proper error message.

Cleaned up genFoldlCall.

mkComponentInst now always maps the 'clk' port. You should never map it yourself again

No longer use a view pattern in HsTools.

This prevents GHC from giving an unwarranted warning, due to view pattern
support being incomplete.

Added builtin foldl function

Also use mkVhdlBasicId for length attributes. Attributes can not have slashes

Added zipwithid

Merge branch 'cλash' of git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Generate vector functions on demand.

Conflicts:
Generate.hs
GlobalNameTable.hs

Generate vector functions on demand.

Previously, vector functions were generated all at the same time when the
corresponding vector type was generated.

Pulled genZipWithCall into VHDLSession monad

Merge branch 'cλash' of git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Put the Builders in the VHDLSession.
  Remove the globalNameTable from the VHDLState.
  Swap the VHDLState and VHDLSession type names.

Added builtin zipwith function

Put the Builders in the VHDLSession.

Remove the globalNameTable from the VHDLState.

The globalNameTable is never modified, so it can just be referenced
directly. Additionally, having it in the VHDLSession prevents us from
putting the Builder type in the VHDLSession Monad.

Builtin function 'empty' now returns a constant empty vector

Swap the VHDLState and VHDLSession type names.

This is more consistent with the TransformSession/State and allows for
stacking monad transformers on top of the VHDLState later on.

Clean up the code a bit more.

This removes some unused parts, makes some naming a bit more consistent
and moves some code around.

Additionally, this disables vector function generating for now, since that
would create a dependency loop. Next up is changing the structure of that.

Always use everything declared in VHDL work library

Started cleanup of VHDL.hs and some builtin funcs now expect CoreBndrs instead of VHDLIds

VHDL.hs now only deals with functions that use the VHDLState Monad
All the other (helper) functions are now moved to VHDLTools.hs

Commented functions in VHDL.hs that relied on Flatfunctions. They
are ready for either removal, or should be updated to use Core
types.

Merge branch 'cλash' of git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Add a hardware module for a generalized Alu.
  Make mkConcSm support a = b style bindings.
  Make appsimpl also simplify dataconstructors.
  Make subeverywhere support NonRec Lets.

Add a hardware module for a generalized Alu.

Make mkConcSm support a = b style bindings.

This is meant to provide support for assigning a dataconstructor to a
signal (though it will also work for other signals).

Make appsimpl also simplify dataconstructors.

These were previously left alone, since they were considered already
simple (they're simple variable references). However, a dataconstructor
can be translated to a VHDL expression, which can be assigned to a signal,
but not used in the port map of an component instantiation.

Also prevent letremovetop from inlining the datacon again.

Added builtin copy function

Make subeverywhere support NonRec Lets.

Merge branch 'cλash' of git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Support turning dataconstructors into VHDL constants.
  Use varToVHDLExpr in mkConcSm.

Map generations always maps clk port

gen function is butt ugly, needs to be fixed

Merge git://github.com/darchon/clash into cλash

* git://github.com/darchon/clash:
  Added singleton
  Almost finished support for 'map'

Conflicts:
VHDL.hs

Support turning dataconstructors into VHDL constants.

Merge branch 'cλash' of git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Ignore cast expressions when generating VHDL.
  Add Cast propagation transform.
  Make subeverywhere support Cast expressions.
  Remove a double line introduced a few commits back.
  Make subeverywhere complain for unknown expressions.

Added singleton

Use varToVHDLExpr in mkConcSm.

Previously, this used some custom set of functions. Using varToVHDLExpr
allows us to support constants for datacons later on.

Merge git://github.com/darchon/clash into cλash

* git://github.com/darchon/clash:
  Added builtin function 'empty'

Ignore cast expressions when generating VHDL.

Add Cast propagation transform.

This transform tries to push Casts down into the expression as much as
possible.

Make subeverywhere support Cast expressions.

Remove a double line introduced a few commits back.

This line created some kind of infinite loop.

Make subeverywhere complain for unknown expressions.

Previously, subeverywhere would silently leave it unmodified.

Merge branch 'cλash' of git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Do not apply eta expansion to application arguments.

Almost finished support for 'map'

Currently it only supports vectors of lenght 4

Do not apply eta expansion to application arguments.

Doing this can introduce expressions such as:
  map (\x -> foo x) xs
which is of course not really what we want. By limiting eta expansion in
this way, we'll still get it where we really want it: At the top level.

Added builtin function 'empty'

Merge branch 'cλash' of git.stderr.nl/matthijs/projects/master-project

* 'cλash' of http://git.stderr.nl/matthijs/projects/master-project:
  Always add a clk port map on instantiations.
  Delete all old .vhdl files before writing new ones.
  Prepend "comp_ins_" to component instantiation labels.
  Remove dummy mkConcSm clause for r = r bindings.
  Return multiple statements instead of a block.
  Let mkConcSm return a list of ConcSms.

Added +> function, started on map

Merge git://github.com/darchon/clash into cλash

* git://github.com/darchon/clash:
  Added support for empty TFVec's, Added Some more builtin functions

Always add a clk port map on instantiations.

This changes make the translator generate synthesizable VHDL again.

Delete all old .vhdl files before writing new ones.