Add the VHDLTypes module
[matthijs/master-project/cλash.git] / VHDLTypes.hs
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2 -- Some types used by the VHDL module.
3 --
4 module VHDLTypes where
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6 import qualified ForSyDe.Backend.VHDL.AST as AST
7
8 import FlattenTypes
9
10 type VHDLSignalMap = SignalMap AST.VHDLId
11
12 -- A description of a VHDL entity. Contains both the entity itself as well as
13 -- info on how to map a haskell value (argument / result) on to the entity's
14 -- ports.
15 data Entity = Entity {
16   ent_args   :: [VHDLSignalMap],      -- A mapping of each function argument to port names
17   ent_res    :: VHDLSignalMap,        -- A mapping of the function result to port names
18   ent_decl   :: Maybe AST.EntityDec   -- The actual entity declaration. Can be empty for builtin functions.
19 }