VHDLTypes.hs

   1 --
   2 -- Some types used by the VHDL module.
   3 --
   4 {-# LANGUAGE TemplateHaskell #-}
   5 module VHDLTypes where
   6
   7 -- Standard imports
   8 import qualified Control.Monad.Trans.State as State
   9 import qualified Data.Map as Map
  10 import Data.Accessor
  11 import qualified Data.Accessor.Template
  12
  13 -- GHC API imports
  14 import qualified Type
  15 import qualified CoreSyn
  16
  17 -- ForSyDe imports
  18 import qualified ForSyDe.Backend.VHDL.AST as AST
  19
  20 -- Local imports
  21
  22 -- A description of a port of an entity
  23 type Port = (AST.VHDLId, AST.TypeMark)
  24
  25 -- A description of a VHDL entity. Contains both the entity itself as well as
  26 -- info on how to map a haskell value (argument / result) on to the entity's
  27 -- ports.
  28 data Entity = Entity {
  29   ent_id     :: AST.VHDLId,           -- The id of the entity
  30   ent_args   :: [Port],      -- A mapping of each function argument to port names
  31   ent_res    :: Port         -- A mapping of the function result to port names
  32 } deriving (Show);
  33
  34 -- A orderable equivalent of CoreSyn's Type for use as a map key
  35 newtype OrdType = OrdType { getType :: Type.Type }
  36 instance Eq OrdType where
  37   (OrdType a) == (OrdType b) = Type.tcEqType a b
  38 instance Ord OrdType where
  39   compare (OrdType a) (OrdType b) = Type.tcCmpType a b
  40
  41 data HType = StdType OrdType |
  42              ADTType String [HType] |
  43              VecType Int HType |
  44              BuiltinType String
  45   deriving (Eq, Ord)
  46
  47 -- A map of a Core type to the corresponding type name
  48 type TypeMap = Map.Map HType (AST.VHDLId, Either AST.TypeDef AST.SubtypeIn)
  49
  50 -- A map of a vector Core element type and function name to the coressponding
  51 -- VHDLId of the function and the function body.
  52 type TypeFunMap = Map.Map (OrdType, String) (AST.VHDLId, AST.SubProgBody)
  53
  54 -- A map of a Haskell function to a hardware signature
  55 type SignatureMap = Map.Map CoreSyn.CoreBndr Entity
  56
  57 data TypeState = TypeState {
  58   -- | A map of Core type -> VHDL Type
  59   vsTypes_      :: TypeMap,
  60   -- | A list of type declarations
  61   vsTypeDecls_  :: [AST.PackageDecItem],
  62   -- | A map of vector Core type -> VHDL type function
  63   vsTypeFuns_   :: TypeFunMap
  64 }
  65 -- Derive accessors
  66 $( Data.Accessor.Template.deriveAccessors ''TypeState )
  67 -- Define an empty TypeState
  68 emptyTypeState = TypeState Map.empty [] Map.empty
  69 -- Define a session
  70 type TypeSession = State.State TypeState
  71
  72 data VHDLState = VHDLState {
  73   -- | A subtype with typing info
  74   vsType_       :: TypeState,
  75   -- | A map of HsFunction -> hardware signature (entity name, port names,
  76   --   etc.)
  77   vsSignatures_ :: SignatureMap
  78 }
  79
  80 -- Derive accessors
  81 $( Data.Accessor.Template.deriveAccessors ''VHDLState )
  82
  83 -- | The state containing a VHDL Session
  84 type VHDLSession = State.State VHDLState
  85
  86 -- A function that generates VHDL for a builtin function
  87 type BuiltinBuilder =
  88   (Either CoreSyn.CoreBndr AST.VHDLName) -- ^ The destination signal and it's original type
  89   -> CoreSyn.CoreBndr -- ^ The function called
  90   -> [Either CoreSyn.CoreExpr AST.Expr] -- ^ The value arguments passed (excluding type and
  91                     --   dictionary arguments).
  92   -> VHDLSession [AST.ConcSm] -- ^ The resulting concurrent statements.
  93
  94 -- A map of a builtin function to VHDL function builder
  95 type NameTable = Map.Map String (Int, BuiltinBuilder )
  96
  97 -- vim: set ts=8 sw=2 sts=2 expandtab: