VHDL.hs

   1 --
   2 -- Functions to generate VHDL from FlatFunctions
   3 --
   4 module VHDL where
   5
   6 -- Standard modules
   7 import qualified Data.Foldable as Foldable
   8 import qualified Data.List as List
   9 import qualified Data.Map as Map
  10 import qualified Maybe
  11 import qualified Control.Monad as Monad
  12 import qualified Control.Arrow as Arrow
  13 import qualified Control.Monad.Trans.State as State
  14 import qualified Data.Traversable as Traversable
  15 import qualified Data.Monoid as Monoid
  16 import Data.Accessor
  17 import qualified Data.Accessor.MonadState as MonadState
  18 import Text.Regex.Posix
  19 import Debug.Trace
  20
  21 -- ForSyDe
  22 import qualified ForSyDe.Backend.VHDL.AST as AST
  23
  24 -- GHC API
  25 import CoreSyn
  26 import qualified Type
  27 import qualified Name
  28 import qualified OccName
  29 import qualified Var
  30 import qualified Id
  31 import qualified IdInfo
  32 import qualified TyCon
  33 import qualified TcType
  34 import qualified DataCon
  35 import qualified CoreSubst
  36 import qualified CoreUtils
  37 import Outputable ( showSDoc, ppr )
  38
  39 -- Local imports
  40 import VHDLTypes
  41 import Flatten
  42 import FlattenTypes
  43 import TranslatorTypes
  44 import HsValueMap
  45 import Pretty
  46 import CoreTools
  47 import Constants
  48 import Generate
  49 import GlobalNameTable
  50
  51 createDesignFiles ::
  52   [(CoreSyn.CoreBndr, CoreSyn.CoreExpr)]
  53   -> [(AST.VHDLId, AST.DesignFile)]
  54
  55 createDesignFiles binds =
  56   (mkVHDLBasicId "types", AST.DesignFile ieee_context [type_package_dec, type_package_body]) :
  57   map (Arrow.second $ AST.DesignFile full_context) units
  58
  59   where
  60     init_session = VHDLSession Map.empty Map.empty Map.empty Map.empty globalNameTable
  61     (units, final_session) =
  62       State.runState (createLibraryUnits binds) init_session
  63     tyfun_decls = Map.elems (final_session ^.vsTypeFuns)
  64     ty_decls = map mktydecl $ Map.elems (final_session ^. vsTypes)
  65     vec_decls = map (\(v_id, v_def) -> AST.PDITD $ AST.TypeDec v_id v_def) (Map.elems (final_session ^. vsElemTypes))
  66     tfvec_index_decl = AST.PDISD $ AST.SubtypeDec tfvec_indexTM tfvec_index_def
  67     tfvec_range = AST.ConstraintRange $ AST.SubTypeRange (AST.PrimLit "-1") (AST.PrimName $ AST.NAttribute $ AST.AttribName (AST.NSimple integerTM) highId Nothing)
  68     tfvec_index_def = AST.SubtypeIn integerTM (Just tfvec_range)
  69     ieee_context = [
  70         AST.Library $ mkVHDLBasicId "IEEE",
  71         mkUseAll ["IEEE", "std_logic_1164"],
  72         mkUseAll ["IEEE", "numeric_std"]
  73       ]
  74     full_context =
  75       mkUseAll ["work", "types"]
  76       : ieee_context
  77     type_package_dec = AST.LUPackageDec $ AST.PackageDec (mkVHDLBasicId "types") ([tfvec_index_decl] ++ vec_decls ++ ty_decls ++ subProgSpecs)
  78     type_package_body = AST.LUPackageBody $ AST.PackageBody typesId (concat tyfun_decls)
  79     subProgSpecs = concat (map subProgSpec tyfun_decls)
  80     subProgSpec = map (\(AST.SubProgBody spec _ _) -> AST.PDISS spec)
  81     mktydecl :: (AST.VHDLId, Either AST.TypeDef AST.SubtypeIn) -> AST.PackageDecItem
  82     mktydecl (ty_id, Left ty_def) = AST.PDITD $ AST.TypeDec ty_id ty_def
  83     mktydecl (ty_id, Right ty_def) = AST.PDISD $ AST.SubtypeDec ty_id ty_def
  84
  85 -- Create a use foo.bar.all statement. Takes a list of components in the used
  86 -- name. Must contain at least two components
  87 mkUseAll :: [String] -> AST.ContextItem
  88 mkUseAll ss =
  89   AST.Use $ from AST.:.: AST.All
  90   where
  91     base_prefix = (AST.NSimple $ mkVHDLBasicId $ head ss)
  92     from = foldl select base_prefix (tail ss)
  93     select prefix s = AST.NSelected $ prefix AST.:.: (AST.SSimple $ mkVHDLBasicId s)
  94
  95 createLibraryUnits ::
  96   [(CoreSyn.CoreBndr, CoreSyn.CoreExpr)]
  97   -> VHDLState [(AST.VHDLId, [AST.LibraryUnit])]
  98
  99 createLibraryUnits binds = do
 100   entities <- Monad.mapM createEntity binds
 101   archs <- Monad.mapM createArchitecture binds
 102   return $ zipWith
 103     (\ent arch ->
 104       let AST.EntityDec id _ = ent in
 105       (id, [AST.LUEntity ent, AST.LUArch arch])
 106     )
 107     entities archs
 108
 109 -- | Create an entity for a given function
 110 createEntity ::
 111   (CoreSyn.CoreBndr, CoreSyn.CoreExpr) -- | The function
 112   -> VHDLState AST.EntityDec -- | The resulting entity
 113
 114 createEntity (fname, expr) = do
 115       -- Strip off lambda's, these will be arguments
 116       let (args, letexpr) = CoreSyn.collectBinders expr
 117       args' <- Monad.mapM mkMap args
 118       -- There must be a let at top level
 119       let (CoreSyn.Let binds (CoreSyn.Var res)) = letexpr
 120       res' <- mkMap res
 121       let vhdl_id = mkVHDLBasicId $ bndrToString fname ++ "_" ++ varToStringUniq fname
 122       let ent_decl' = createEntityAST vhdl_id args' res'
 123       let AST.EntityDec entity_id _ = ent_decl'
 124       let signature = Entity entity_id args' res'
 125       modA vsSignatures (Map.insert fname signature)
 126       return ent_decl'
 127   where
 128     mkMap ::
 129       --[(SignalId, SignalInfo)]
 130       CoreSyn.CoreBndr
 131       -> VHDLState VHDLSignalMapElement
 132     -- We only need the vsTypes element from the state
 133     mkMap = (\bndr ->
 134       let
 135         --info = Maybe.fromMaybe
 136         --  (error $ "Signal not found in the name map? This should not happen!")
 137         --  (lookup id sigmap)
 138         --  Assume the bndr has a valid VHDL id already
 139         id = bndrToVHDLId bndr
 140         ty = Var.varType bndr
 141       in
 142         if True -- isPortSigUse $ sigUse info
 143           then do
 144             type_mark <- vhdl_ty ty
 145             return $ Just (id, type_mark)
 146           else
 147             return $ Nothing
 148        )
 149
 150   -- | Create the VHDL AST for an entity
 151 createEntityAST ::
 152   AST.VHDLId                   -- | The name of the function
 153   -> [VHDLSignalMapElement]    -- | The entity's arguments
 154   -> VHDLSignalMapElement      -- | The entity's result
 155   -> AST.EntityDec             -- | The entity with the ent_decl filled in as well
 156
 157 createEntityAST vhdl_id args res =
 158   AST.EntityDec vhdl_id ports
 159   where
 160     -- Create a basic Id, since VHDL doesn't grok filenames with extended Ids.
 161     ports = Maybe.catMaybes $
 162               map (mkIfaceSigDec AST.In) args
 163               ++ [mkIfaceSigDec AST.Out res]
 164               ++ [clk_port]
 165     -- Add a clk port if we have state
 166     clk_port = if True -- hasState hsfunc
 167       then
 168         Just $ AST.IfaceSigDec (mkVHDLExtId "clk") AST.In VHDL.std_logic_ty
 169       else
 170         Nothing
 171
 172 -- | Create a port declaration
 173 mkIfaceSigDec ::
 174   AST.Mode                         -- | The mode for the port (In / Out)
 175   -> Maybe (AST.VHDLId, AST.TypeMark)    -- | The id and type for the port
 176   -> Maybe AST.IfaceSigDec               -- | The resulting port declaration
 177
 178 mkIfaceSigDec mode (Just (id, ty)) = Just $ AST.IfaceSigDec id mode ty
 179 mkIfaceSigDec _ Nothing = Nothing
 180
 181 -- | Generate a VHDL entity name for the given hsfunc
 182 mkEntityId hsfunc =
 183   -- TODO: This doesn't work for functions with multiple signatures!
 184   -- Use a Basic Id, since using extended id's for entities throws off
 185   -- precision and causes problems when generating filenames.
 186   mkVHDLBasicId $ hsFuncName hsfunc
 187
 188 -- | Create an architecture for a given function
 189 createArchitecture ::
 190   (CoreSyn.CoreBndr, CoreSyn.CoreExpr) -- ^ The function
 191   -> VHDLState AST.ArchBody -- ^ The architecture for this function
 192
 193 createArchitecture (fname, expr) = do
 194   signaturemap <- getA vsSignatures
 195   let signature = Maybe.fromMaybe
 196         (error $ "Generating architecture for function " ++ (pprString fname) ++ "without signature? This should not happen!")
 197         (Map.lookup fname signaturemap)
 198   let entity_id = ent_id signature
 199   -- Strip off lambda's, these will be arguments
 200   let (args, letexpr) = CoreSyn.collectBinders expr
 201   -- There must be a let at top level
 202   let (CoreSyn.Let (CoreSyn.Rec binds) (Var res)) = letexpr
 203
 204   -- Create signal declarations for all binders in the let expression, except
 205   -- for the output port (that will already have an output port declared in
 206   -- the entity).
 207   sig_dec_maybes <- mapM (mkSigDec' . fst) (filter ((/=res).fst) binds)
 208   let sig_decs = Maybe.catMaybes $ sig_dec_maybes
 209
 210   statementss <- Monad.mapM mkConcSm binds
 211   let statements = concat statementss
 212   return $ AST.ArchBody (mkVHDLBasicId "structural") (AST.NSimple entity_id) (map AST.BDISD sig_decs) (statements ++ procs')
 213   where
 214     procs = map mkStateProcSm [] -- (makeStatePairs flatfunc)
 215     procs' = map AST.CSPSm procs
 216     -- mkSigDec only uses vsTypes from the state
 217     mkSigDec' = mkSigDec
 218
 219 -- | Looks up all pairs of old state, new state signals, together with
 220 --   the state id they represent.
 221 makeStatePairs :: FlatFunction -> [(StateId, SignalInfo, SignalInfo)]
 222 makeStatePairs flatfunc =
 223   [(Maybe.fromJust $ oldStateId $ sigUse old_info, old_info, new_info)
 224     | old_info <- map snd (flat_sigs flatfunc)
 225     , new_info <- map snd (flat_sigs flatfunc)
 226         -- old_info must be an old state (and, because of the next equality,
 227         -- new_info must be a new state).
 228         , Maybe.isJust $ oldStateId $ sigUse old_info
 229         -- And the state numbers must match
 230     , (oldStateId $ sigUse old_info) == (newStateId $ sigUse new_info)]
 231
 232     -- Replace the second tuple element with the corresponding SignalInfo
 233     --args_states = map (Arrow.second $ signalInfo sigs) args
 234 mkStateProcSm :: (StateId, SignalInfo, SignalInfo) -> AST.ProcSm
 235 mkStateProcSm (num, old, new) =
 236   AST.ProcSm label [clk] [statement]
 237   where
 238     label       = mkVHDLExtId $ "state_" ++ (show num)
 239     clk         = mkVHDLExtId "clk"
 240     rising_edge = AST.NSimple $ mkVHDLBasicId "rising_edge"
 241     wform       = AST.Wform [AST.WformElem (AST.PrimName $ AST.NSimple $ getSignalId new) Nothing]
 242     assign      = AST.SigAssign (AST.NSimple $ getSignalId old) wform
 243     rising_edge_clk = AST.PrimFCall $ AST.FCall rising_edge [Nothing AST.:=>: (AST.ADName $ AST.NSimple clk)]
 244     statement   = AST.IfSm rising_edge_clk [assign] [] Nothing
 245
 246 mkSigDec :: CoreSyn.CoreBndr -> VHDLState (Maybe AST.SigDec)
 247 mkSigDec bndr =
 248   if True then do --isInternalSigUse use || isStateSigUse use then do
 249     type_mark <- vhdl_ty $ Var.varType bndr
 250     return $ Just (AST.SigDec (bndrToVHDLId bndr) type_mark Nothing)
 251   else
 252     return Nothing
 253
 254 -- | Creates a VHDL Id from a named SignalInfo. Errors out if the SignalInfo
 255 --   is not named.
 256 getSignalId :: SignalInfo -> AST.VHDLId
 257 getSignalId info =
 258     mkVHDLExtId $ Maybe.fromMaybe
 259       (error $ "Unnamed signal? This should not happen!")
 260       (sigName info)
 261
 262 -- | Transforms a core binding into a VHDL concurrent statement
 263 mkConcSm ::
 264   (CoreSyn.CoreBndr, CoreSyn.CoreExpr) -- ^ The binding to process
 265   -> VHDLState [AST.ConcSm] -- ^ The corresponding VHDL component instantiations.
 266
 267
 268 -- Ignore Cast expressions, they should not longer have any meaning as long as
 269 -- the type works out.
 270 mkConcSm (bndr, Cast expr ty) = mkConcSm (bndr, expr)
 271
 272 mkConcSm (bndr, app@(CoreSyn.App _ _))= do
 273   let (CoreSyn.Var f, args) = CoreSyn.collectArgs app
 274   let valargs' = filter isValArg args
 275   let valargs = filter (\(CoreSyn.Var bndr) -> not (Id.isDictId bndr)) valargs'
 276   case Var.globalIdVarDetails f of
 277     IdInfo.DataConWorkId dc ->
 278         -- It's a datacon. Create a record from its arguments.
 279         -- First, filter out type args. TODO: Is this the best way to do this?
 280         -- The types should already have been taken into acocunt when creating
 281         -- the signal, so this should probably work...
 282         --let valargs = filter isValArg args in
 283         if all is_var valargs then do
 284           labels <- getFieldLabels (CoreUtils.exprType app)
 285           return $ zipWith mkassign labels valargs
 286         else
 287           error $ "VHDL.mkConcSm Not in normal form: One ore more complex arguments: " ++ pprString args
 288       where
 289         mkassign :: AST.VHDLId -> CoreExpr -> AST.ConcSm
 290         mkassign label (Var arg) =
 291           let sel_name = mkSelectedName bndr label in
 292           mkUncondAssign (Right sel_name) (varToVHDLExpr arg)
 293     IdInfo.VanillaGlobal -> do
 294       -- It's a global value imported from elsewhere. These can be builtin
 295       -- functions.
 296       funSignatures <- getA vsNameTable
 297       signatures <- getA vsSignatures
 298       case (Map.lookup (bndrToString f) funSignatures) of
 299         Just (arg_count, builder) ->
 300           if length valargs == arg_count then
 301             case builder of
 302               Left funBuilder ->
 303                 let
 304                   sigs = map (bndrToString.varBndr) valargs
 305                   sigsNames = map (\signal -> (AST.PrimName (AST.NSimple (mkVHDLExtId signal)))) sigs
 306                   func = funBuilder sigsNames
 307                   src_wform = AST.Wform [AST.WformElem func Nothing]
 308                   dst_name = AST.NSimple (mkVHDLExtId (bndrToString bndr))
 309                   assign = dst_name AST.:<==: (AST.ConWforms [] src_wform Nothing)
 310                 in
 311                   return [AST.CSSASm assign]
 312               Right genBuilder ->
 313                 let
 314                   ty = Var.varType bndr
 315                   len = tfvec_len ty
 316                   sigs = map varBndr valargs
 317                   signature = Maybe.fromMaybe
 318                     (error $ "Using function '" ++ (bndrToString (head sigs)) ++ "' without signature? This should not happen!")
 319                     (Map.lookup (head sigs) signatures)
 320                   arg_names = map (mkVHDLExtId . bndrToString) (tail sigs)
 321                   dst_name = mkVHDLExtId (bndrToString bndr)
 322                   genSm = genBuilder len signature (arg_names ++ [dst_name])
 323                 in return [AST.CSGSm genSm]
 324           else
 325             error $ "VHDL.mkConcSm Incorrect number of arguments to builtin function: " ++ pprString f ++ " Args: " ++ pprString valargs
 326         Nothing -> error $ "Using function from another module that is not a known builtin: " ++ pprString f
 327     IdInfo.NotGlobalId -> do
 328       signatures <- getA vsSignatures
 329       -- This is a local id, so it should be a function whose definition we
 330       -- have and which can be turned into a component instantiation.
 331       let
 332         signature = Maybe.fromMaybe
 333           (error $ "Using function '" ++ (bndrToString f) ++ "' without signature? This should not happen!")
 334           (Map.lookup f signatures)
 335         entity_id = ent_id signature
 336         label = "comp_ins_" ++ bndrToString bndr
 337         -- Add a clk port if we have state
 338         --clk_port = Maybe.fromJust $ mkAssocElem (Just $ mkVHDLExtId "clk") "clk"
 339         clk_port = Maybe.fromJust $ mkAssocElem (Just $ mkVHDLExtId "clk") "clk"
 340         --portmaps = mkAssocElems sigs args res signature ++ (if hasState hsfunc then [clk_port] else [])
 341         portmaps = clk_port : mkAssocElems args bndr signature
 342         in
 343           return [AST.CSISm $ AST.CompInsSm (mkVHDLExtId label) (AST.IUEntity (AST.NSimple entity_id)) (AST.PMapAspect portmaps)]
 344     details -> error $ "Calling unsupported function " ++ pprString f ++ " with GlobalIdDetails " ++ pprString details
 345
 346 -- A single alt case must be a selector. This means thee scrutinee is a simple
 347 -- variable, the alternative is a dataalt with a single non-wild binder that
 348 -- is also returned.
 349 mkConcSm (bndr, expr@(Case (Var scrut) b ty [alt])) =
 350   case alt of
 351     (DataAlt dc, bndrs, (Var sel_bndr)) -> do
 352       case List.elemIndex sel_bndr bndrs of
 353         Just i -> do
 354           labels <- getFieldLabels (Id.idType scrut)
 355           let label = labels!!i
 356           let sel_name = mkSelectedName scrut label
 357           let sel_expr = AST.PrimName sel_name
 358           return [mkUncondAssign (Left bndr) sel_expr]
 359         Nothing -> error $ "VHDL.mkConcSM Not in normal form: Not a selector case:\n" ++ (pprString expr)
 360
 361     _ -> error $ "VHDL.mkConcSM Not in normal form: Not a selector case:\n" ++ (pprString expr)
 362
 363 -- Multiple case alt are be conditional assignments and have only wild
 364 -- binders in the alts and only variables in the case values and a variable
 365 -- for a scrutinee. We check the constructor of the second alt, since the
 366 -- first is the default case, if there is any.
 367 mkConcSm (bndr, (Case (Var scrut) b ty [(_, _, Var false), (con, _, Var true)])) =
 368   let
 369     cond_expr = (varToVHDLExpr scrut) AST.:=: (conToVHDLExpr con)
 370     true_expr  = (varToVHDLExpr true)
 371     false_expr  = (varToVHDLExpr false)
 372   in
 373     return [mkCondAssign (Left bndr) cond_expr true_expr false_expr]
 374 mkConcSm (_, (Case (Var _) _ _ alts)) = error "VHDL.mkConcSm Not in normal form: Case statement with more than two alternatives"
 375 mkConcSm (_, Case _ _ _ _) = error "VHDL.mkConcSm Not in normal form: Case statement has does not have a simple variable as scrutinee"
 376 mkConcSm (bndr, expr) = error $ "VHDL.mkConcSM Unsupported binding in let expression: " ++ pprString bndr ++ " = " ++ pprString expr
 377
 378 -- Create an unconditional assignment statement
 379 mkUncondAssign ::
 380   Either CoreBndr AST.VHDLName -- ^ The signal to assign to
 381   -> AST.Expr -- ^ The expression to assign
 382   -> AST.ConcSm -- ^ The resulting concurrent statement
 383 mkUncondAssign dst expr = mkAssign dst Nothing expr
 384
 385 -- Create a conditional assignment statement
 386 mkCondAssign ::
 387   Either CoreBndr AST.VHDLName -- ^ The signal to assign to
 388   -> AST.Expr -- ^ The condition
 389   -> AST.Expr -- ^ The value when true
 390   -> AST.Expr -- ^ The value when false
 391   -> AST.ConcSm -- ^ The resulting concurrent statement
 392 mkCondAssign dst cond true false = mkAssign dst (Just (cond, true)) false
 393
 394 -- Create a conditional or unconditional assignment statement
 395 mkAssign ::
 396   Either CoreBndr AST.VHDLName -> -- ^ The signal to assign to
 397   Maybe (AST.Expr , AST.Expr) -> -- ^ Optionally, the condition to test for
 398                                  -- and the value to assign when true.
 399   AST.Expr -> -- ^ The value to assign when false or no condition
 400   AST.ConcSm -- ^ The resulting concurrent statement
 401
 402 mkAssign dst cond false_expr =
 403   let
 404     -- I'm not 100% how this assignment AST works, but this gets us what we
 405     -- want...
 406     whenelse = case cond of
 407       Just (cond_expr, true_expr) ->
 408         let
 409           true_wform = AST.Wform [AST.WformElem true_expr Nothing]
 410         in
 411           [AST.WhenElse true_wform cond_expr]
 412       Nothing -> []
 413     false_wform = AST.Wform [AST.WformElem false_expr Nothing]
 414     dst_name  = case dst of
 415       Left bndr -> AST.NSimple (bndrToVHDLId bndr)
 416       Right name -> name
 417     assign    = dst_name AST.:<==: (AST.ConWforms whenelse false_wform Nothing)
 418   in
 419     AST.CSSASm assign
 420
 421 -- Create a record field selector that selects the given label from the record
 422 -- stored in the given binder.
 423 mkSelectedName :: CoreBndr -> AST.VHDLId -> AST.VHDLName
 424 mkSelectedName bndr label =
 425   let
 426     sel_prefix = AST.NSimple $ bndrToVHDLId bndr
 427     sel_suffix = AST.SSimple $ label
 428   in
 429     AST.NSelected $ sel_prefix AST.:.: sel_suffix
 430
 431 -- Finds the field labels for VHDL type generated for the given Core type,
 432 -- which must result in a record type.
 433 getFieldLabels :: Type.Type -> VHDLState [AST.VHDLId]
 434 getFieldLabels ty = do
 435   -- Ensure that the type is generated (but throw away it's VHDLId)
 436   vhdl_ty ty
 437   -- Get the types map, lookup and unpack the VHDL TypeDef
 438   types <- getA vsTypes
 439   case Map.lookup (OrdType ty) types of
 440     Just (_, Left (AST.TDR (AST.RecordTypeDef elems))) -> return $ map (\(AST.ElementDec id _) -> id) elems
 441     _ -> error $ "VHDL.getFieldLabels Type not found or not a record type? This should not happen! Type: " ++ (show ty)
 442
 443 -- Turn a variable reference into a AST expression
 444 varToVHDLExpr :: Var.Var -> AST.Expr
 445 varToVHDLExpr var = AST.PrimName $ AST.NSimple $ bndrToVHDLId var
 446
 447 -- Turn a constructor into an AST expression. For dataconstructors, this is
 448 -- only the constructor itself, not any arguments it has. Should not be called
 449 -- with a DEFAULT constructor.
 450 conToVHDLExpr :: CoreSyn.AltCon -> AST.Expr
 451 conToVHDLExpr (DataAlt dc) = AST.PrimLit lit
 452   where
 453     tycon = DataCon.dataConTyCon dc
 454     tyname = TyCon.tyConName tycon
 455     dcname = DataCon.dataConName dc
 456     lit = case Name.getOccString tyname of
 457       -- TODO: Do something more robust than string matching
 458       "Bit"      -> case Name.getOccString dcname of "High" -> "'1'"; "Low" -> "'0'"
 459       "Bool" -> case Name.getOccString dcname of "True" -> "true"; "False" -> "false"
 460 conToVHDLExpr (LitAlt _) = error "VHDL.conToVHDLExpr Literals not support in case alternatives yet"
 461 conToVHDLExpr DEFAULT = error "VHDL.conToVHDLExpr DEFAULT alternative should not occur here!"
 462
 463
 464
 465 {-
 466 mkConcSm sigs (UncondDef src dst) _ = do
 467   src_expr <- vhdl_expr src
 468   let src_wform = AST.Wform [AST.WformElem src_expr Nothing]
 469   let dst_name  = AST.NSimple (getSignalId $ signalInfo sigs dst)
 470   let assign    = dst_name AST.:<==: (AST.ConWforms [] src_wform Nothing)
 471   return $ AST.CSSASm assign
 472   where
 473     vhdl_expr (Left id) = return $ mkIdExpr sigs id
 474     vhdl_expr (Right expr) =
 475       case expr of
 476         (EqLit id lit) ->
 477           return $ (mkIdExpr sigs id) AST.:=: (AST.PrimLit lit)
 478         (Literal lit Nothing) ->
 479           return $ AST.PrimLit lit
 480         (Literal lit (Just ty)) -> do
 481           -- Create a cast expression, which is just a function call using the
 482           -- type name as the function name.
 483           let litexpr = AST.PrimLit lit
 484           ty_id <- vhdl_ty ty
 485           let ty_name = AST.NSimple ty_id
 486           let args = [Nothing AST.:=>: (AST.ADExpr litexpr)]
 487           return $ AST.PrimFCall $ AST.FCall ty_name args
 488         (Eq a b) ->
 489          return $  (mkIdExpr sigs a) AST.:=: (mkIdExpr sigs b)
 490
 491 mkConcSm sigs (CondDef cond true false dst) _ =
 492   let
 493     cond_expr  = mkIdExpr sigs cond
 494     true_expr  = mkIdExpr sigs true
 495     false_expr  = mkIdExpr sigs false
 496     false_wform = AST.Wform [AST.WformElem false_expr Nothing]
 497     true_wform = AST.Wform [AST.WformElem true_expr Nothing]
 498     whenelse = AST.WhenElse true_wform cond_expr
 499     dst_name  = AST.NSimple (getSignalId $ signalInfo sigs dst)
 500     assign    = dst_name AST.:<==: (AST.ConWforms [whenelse] false_wform Nothing)
 501   in
 502     return $ AST.CSSASm assign
 503 -}
 504 -- | Turn a SignalId into a VHDL Expr
 505 mkIdExpr :: [(SignalId, SignalInfo)] -> SignalId -> AST.Expr
 506 mkIdExpr sigs id =
 507   let src_name  = AST.NSimple (getSignalId $ signalInfo sigs id) in
 508   AST.PrimName src_name
 509
 510 mkAssocElems ::
 511   [CoreSyn.CoreExpr]            -- | The argument that are applied to function
 512   -> CoreSyn.CoreBndr           -- | The binder in which to store the result
 513   -> Entity                     -- | The entity to map against.
 514   -> [AST.AssocElem]            -- | The resulting port maps
 515
 516 mkAssocElems args res entity =
 517     -- Create the actual AssocElems
 518     Maybe.catMaybes $ zipWith mkAssocElem ports sigs
 519   where
 520     -- Turn the ports and signals from a map into a flat list. This works,
 521     -- since the maps must have an identical form by definition. TODO: Check
 522     -- the similar form?
 523     arg_ports = ent_args entity
 524     res_port  = ent_res entity
 525     -- Extract the id part from the (id, type) tuple
 526     ports     = map (Monad.liftM fst) (res_port : arg_ports)
 527     -- Translate signal numbers into names
 528     sigs      = (bndrToString res : map (bndrToString.varBndr) args)
 529
 530 -- Turns a Var CoreExpr into the Id inside it. Will of course only work for
 531 -- simple Var CoreExprs, not complexer ones.
 532 varBndr :: CoreSyn.CoreExpr -> Var.Id
 533 varBndr (CoreSyn.Var id) = id
 534
 535 -- | Look up a signal in the signal name map
 536 lookupSigName :: [(SignalId, SignalInfo)] -> SignalId -> String
 537 lookupSigName sigs sig = name
 538   where
 539     info = Maybe.fromMaybe
 540       (error $ "Unknown signal " ++ (show sig) ++ " used? This should not happen!")
 541       (lookup sig sigs)
 542     name = Maybe.fromMaybe
 543       (error $ "Unnamed signal " ++ (show sig) ++ " used? This should not happen!")
 544       (sigName info)
 545
 546 -- | Create an VHDL port -> signal association
 547 mkAssocElem :: Maybe AST.VHDLId -> String -> Maybe AST.AssocElem
 548 mkAssocElem (Just port) signal = Just $ Just port AST.:=>: (AST.ADName (AST.NSimple (mkVHDLExtId signal)))
 549 mkAssocElem Nothing _ = Nothing
 550
 551 -- | The VHDL Bit type
 552 bit_ty :: AST.TypeMark
 553 bit_ty = AST.unsafeVHDLBasicId "Bit"
 554
 555 -- | The VHDL Boolean type
 556 bool_ty :: AST.TypeMark
 557 bool_ty = AST.unsafeVHDLBasicId "Boolean"
 558
 559 -- | The VHDL std_logic
 560 std_logic_ty :: AST.TypeMark
 561 std_logic_ty = AST.unsafeVHDLBasicId "std_logic"
 562
 563 -- Translate a Haskell type to a VHDL type
 564 vhdl_ty :: Type.Type -> VHDLState AST.TypeMark
 565 vhdl_ty ty = do
 566   typemap <- getA vsTypes
 567   let builtin_ty = do -- See if this is a tycon and lookup its name
 568         (tycon, args) <- Type.splitTyConApp_maybe ty
 569         let name = Name.getOccString (TyCon.tyConName tycon)
 570         Map.lookup name builtin_types
 571   -- If not a builtin type, try the custom types
 572   let existing_ty = (fmap fst) $ Map.lookup (OrdType ty) typemap
 573   case Monoid.getFirst $ Monoid.mconcat (map Monoid.First [builtin_ty, existing_ty]) of
 574     -- Found a type, return it
 575     Just t -> return t
 576     -- No type yet, try to construct it
 577     Nothing -> do
 578       newty_maybe <- (construct_vhdl_ty ty)
 579       case newty_maybe of
 580         Just (ty_id, ty_def) -> do
 581           -- TODO: Check name uniqueness
 582           modA vsTypes (Map.insert (OrdType ty) (ty_id, ty_def))
 583           return ty_id
 584         Nothing -> error $ "Unsupported Haskell type: " ++ (showSDoc $ ppr ty)
 585
 586 -- Construct a new VHDL type for the given Haskell type.
 587 construct_vhdl_ty :: Type.Type -> VHDLState (Maybe (AST.TypeMark, Either AST.TypeDef AST.SubtypeIn))
 588 construct_vhdl_ty ty = do
 589   case Type.splitTyConApp_maybe ty of
 590     Just (tycon, args) -> do
 591       let name = Name.getOccString (TyCon.tyConName tycon)
 592       case name of
 593         "TFVec" -> do
 594           res <- mk_vector_ty (tfvec_len ty) (tfvec_elem ty)
 595           return $ Just $ (Arrow.second Right) res
 596         -- "SizedWord" -> do
 597         --   res <- mk_vector_ty (sized_word_len ty) ty
 598         --   return $ Just $ (Arrow.second Left) res
 599         "RangedWord" -> do
 600           res <- mk_natural_ty 0 (ranged_word_bound ty)
 601           return $ Just $ (Arrow.second Right) res
 602         -- Create a custom type from this tycon
 603         otherwise -> mk_tycon_ty tycon args
 604     Nothing -> return $ Nothing
 605
 606 -- | Create VHDL type for a custom tycon
 607 mk_tycon_ty :: TyCon.TyCon -> [Type.Type] -> VHDLState (Maybe (AST.TypeMark, Either AST.TypeDef AST.SubtypeIn))
 608 mk_tycon_ty tycon args =
 609   case TyCon.tyConDataCons tycon of
 610     -- Not an algebraic type
 611     [] -> error $ "Only custom algebraic types are supported: " ++  (showSDoc $ ppr tycon)
 612     [dc] -> do
 613       let arg_tys = DataCon.dataConRepArgTys dc
 614       -- TODO: CoreSubst docs say each Subs can be applied only once. Is this a
 615       -- violation? Or does it only mean not to apply it again to the same
 616       -- subject?
 617       let real_arg_tys = map (CoreSubst.substTy subst) arg_tys
 618       elem_tys <- mapM vhdl_ty real_arg_tys
 619       let elems = zipWith AST.ElementDec recordlabels elem_tys
 620       -- For a single construct datatype, build a record with one field for
 621       -- each argument.
 622       -- TODO: Add argument type ids to this, to ensure uniqueness
 623       -- TODO: Special handling for tuples?
 624       let ty_id = mkVHDLExtId $ nameToString (TyCon.tyConName tycon)
 625       let ty_def = AST.TDR $ AST.RecordTypeDef elems
 626       return $ Just (ty_id, Left ty_def)
 627     dcs -> error $ "Only single constructor datatypes supported: " ++  (showSDoc $ ppr tycon)
 628   where
 629     -- Create a subst that instantiates all types passed to the tycon
 630     -- TODO: I'm not 100% sure that this is the right way to do this. It seems
 631     -- to work so far, though..
 632     tyvars = TyCon.tyConTyVars tycon
 633     subst = CoreSubst.extendTvSubstList CoreSubst.emptySubst (zip tyvars args)
 634
 635 -- | Create a VHDL vector type
 636 mk_vector_ty ::
 637   Int -- ^ The length of the vector
 638   -> Type.Type -- ^ The Haskell element type of the Vector
 639   -> VHDLState (AST.TypeMark, AST.SubtypeIn) -- The typemark created.
 640
 641 mk_vector_ty len el_ty = do
 642   elem_types_map <- getA vsElemTypes
 643   el_ty_tm <- vhdl_ty el_ty
 644   let ty_id = mkVHDLExtId $ "vector-"++ (AST.fromVHDLId el_ty_tm) ++ "-0_to_" ++ (show len)
 645   let range = AST.ConstraintIndex $ AST.IndexConstraint [AST.ToRange (AST.PrimLit "0") (AST.PrimLit $ show (len - 1))]
 646   let existing_elem_ty = (fmap fst) $ Map.lookup (OrdType el_ty) elem_types_map
 647   case existing_elem_ty of
 648     Just t -> do
 649       let ty_def = AST.SubtypeIn t (Just range)
 650       return (ty_id, ty_def)
 651     Nothing -> do
 652       let vec_id = mkVHDLExtId $ "vector_" ++ (AST.fromVHDLId el_ty_tm)
 653       let vec_def = AST.TDA $ AST.UnconsArrayDef [tfvec_indexTM] el_ty_tm
 654       modA vsElemTypes (Map.insert (OrdType el_ty) (vec_id, vec_def))
 655       modA vsTypeFuns (Map.insert (OrdType el_ty) (genUnconsVectorFuns el_ty_tm vec_id))
 656       let ty_def = AST.SubtypeIn vec_id (Just range)
 657       return (ty_id, ty_def)
 658
 659 mk_natural_ty ::
 660   Int -- ^ The minimum bound (> 0)
 661   -> Int -- ^ The maximum bound (> minimum bound)
 662   -> VHDLState (AST.TypeMark, AST.SubtypeIn) -- The typemark created.
 663 mk_natural_ty min_bound max_bound = do
 664   let ty_id = mkVHDLExtId $ "nat_" ++ (show min_bound) ++ "_to_" ++ (show max_bound)
 665   let range = AST.ConstraintRange $ AST.SubTypeRange (AST.PrimLit $ (show min_bound)) (AST.PrimLit $ (show max_bound))
 666   let ty_def = AST.SubtypeIn naturalTM (Just range)
 667   return (ty_id, ty_def)
 668
 669 builtin_types =
 670   Map.fromList [
 671     ("Bit", std_logic_ty),
 672     ("Bool", bool_ty) -- TysWiredIn.boolTy
 673   ]
 674
 675 -- Shortcut for
 676 -- Can only contain alphanumerics and underscores. The supplied string must be
 677 -- a valid basic id, otherwise an error value is returned. This function is
 678 -- not meant to be passed identifiers from a source file, use mkVHDLExtId for
 679 -- that.
 680 mkVHDLBasicId :: String -> AST.VHDLId
 681 mkVHDLBasicId s =
 682   AST.unsafeVHDLBasicId $ (strip_multiscore . strip_leading . strip_invalid) s
 683   where
 684     -- Strip invalid characters.
 685     strip_invalid = filter (`elem` ['A'..'Z'] ++ ['a'..'z'] ++ ['0'..'9'] ++ "_.")
 686     -- Strip leading numbers and underscores
 687     strip_leading = dropWhile (`elem` ['0'..'9'] ++ "_")
 688     -- Strip multiple adjacent underscores
 689     strip_multiscore = concat . map (\cs ->
 690         case cs of
 691           ('_':_) -> "_"
 692           _ -> cs
 693       ) . List.group
 694
 695 -- Shortcut for Extended VHDL Id's. These Id's can contain a lot more
 696 -- different characters than basic ids, but can never be used to refer to
 697 -- basic ids.
 698 -- Use extended Ids for any values that are taken from the source file.
 699 mkVHDLExtId :: String -> AST.VHDLId
 700 mkVHDLExtId s =
 701   AST.unsafeVHDLExtId $ strip_invalid s
 702   where
 703     -- Allowed characters, taken from ForSyde's mkVHDLExtId
 704     allowed = ['A'..'Z'] ++ ['a'..'z'] ++ ['0'..'9'] ++ " \"#&\\'()*+,./:;<=>_|!$%@?[]^`{}~-"
 705     strip_invalid = filter (`elem` allowed)
 706
 707 -- Creates a VHDL Id from a binder
 708 bndrToVHDLId ::
 709   CoreSyn.CoreBndr
 710   -> AST.VHDLId
 711
 712 bndrToVHDLId = mkVHDLExtId . OccName.occNameString . Name.nameOccName . Var.varName
 713
 714 -- Extracts the binder name as a String
 715 bndrToString ::
 716   CoreSyn.CoreBndr
 717   -> String
 718 bndrToString = OccName.occNameString . Name.nameOccName . Var.varName
 719
 720 -- Get the string version a Var's unique
 721 varToStringUniq = show . Var.varUnique
 722
 723 -- Extracts the string version of the name
 724 nameToString :: Name.Name -> String
 725 nameToString = OccName.occNameString . Name.nameOccName
 726
 727 recordlabels = map (\c -> mkVHDLBasicId [c]) ['A'..'Z']
 728
 729 -- | Map a port specification of a builtin function to a VHDL Signal to put in
 730 --   a VHDLSignalMap
 731 toVHDLSignalMapElement :: (String, AST.TypeMark) -> VHDLSignalMapElement
 732 toVHDLSignalMapElement (name, ty) = Just (mkVHDLBasicId name, ty)