Add isUserDefined predicate.
[matthijs/master-project/cλash.git] / Inverter.hs
1 module Inverter (main) where
2 import Bits
3 import qualified Sim
4
5 main = Sim.simulate inverter [High, Low, High, Low] ()
6 mainIO = Sim.simulateIO inverter ()
7
8 type InverterState = ()
9 inverter :: Bit -> InverterState -> (InverterState, Bit)
10 inverter a s = (s, hwnot a)
11
12 -- vim: set ts=8 sw=2 sts=2 expandtab: